1/****************************************************************************/ 2 3/* 4 * m53xxsim.h -- ColdFire 5329 registers 5 */ 6 7/****************************************************************************/ 8#ifndef m53xxsim_h 9#define m53xxsim_h 10/****************************************************************************/ 11 12#define CPU_NAME "COLDFIRE(m53xx)" 13#define CPU_INSTR_PER_JIFFY 3 14#define MCF_BUSCLK (MCF_CLK / 3) 15 16#include <asm/m53xxacr.h> 17 18#define MCFINT_VECBASE 64 19#define MCFINT_UART0 26 /* Interrupt number for UART0 */ 20#define MCFINT_UART1 27 /* Interrupt number for UART1 */ 21#define MCFINT_UART2 28 /* Interrupt number for UART2 */ 22#define MCFINT_QSPI 31 /* Interrupt number for QSPI */ 23#define MCFINT_FECRX0 36 /* Interrupt number for FEC */ 24#define MCFINT_FECTX0 40 /* Interrupt number for FEC */ 25#define MCFINT_FECENTC0 42 /* Interrupt number for FEC */ 26 27#define MCF_IRQ_UART0 (MCFINT_VECBASE + MCFINT_UART0) 28#define MCF_IRQ_UART1 (MCFINT_VECBASE + MCFINT_UART1) 29#define MCF_IRQ_UART2 (MCFINT_VECBASE + MCFINT_UART2) 30 31#define MCF_IRQ_FECRX0 (MCFINT_VECBASE + MCFINT_FECRX0) 32#define MCF_IRQ_FECTX0 (MCFINT_VECBASE + MCFINT_FECTX0) 33#define MCF_IRQ_FECENTC0 (MCFINT_VECBASE + MCFINT_FECENTC0) 34 35#define MCF_IRQ_QSPI (MCFINT_VECBASE + MCFINT_QSPI) 36 37#define MCF_WTM_WCR 0xFC098000 38 39/* 40 * Define the 532x SIM register set addresses. 41 */ 42#define MCFSIM_IPRL 0xFC048004 43#define MCFSIM_IPRH 0xFC048000 44#define MCFSIM_IPR MCFSIM_IPRL 45#define MCFSIM_IMRL 0xFC04800C 46#define MCFSIM_IMRH 0xFC048008 47#define MCFSIM_IMR MCFSIM_IMRL 48#define MCFSIM_ICR0 0xFC048040 49#define MCFSIM_ICR1 0xFC048041 50#define MCFSIM_ICR2 0xFC048042 51#define MCFSIM_ICR3 0xFC048043 52#define MCFSIM_ICR4 0xFC048044 53#define MCFSIM_ICR5 0xFC048045 54#define MCFSIM_ICR6 0xFC048046 55#define MCFSIM_ICR7 0xFC048047 56#define MCFSIM_ICR8 0xFC048048 57#define MCFSIM_ICR9 0xFC048049 58#define MCFSIM_ICR10 0xFC04804A 59#define MCFSIM_ICR11 0xFC04804B 60 61/* 62 * Some symbol defines for the above... 63 */ 64#define MCFSIM_SWDICR MCFSIM_ICR0 /* Watchdog timer ICR */ 65#define MCFSIM_TIMER1ICR MCFSIM_ICR1 /* Timer 1 ICR */ 66#define MCFSIM_TIMER2ICR MCFSIM_ICR2 /* Timer 2 ICR */ 67#define MCFSIM_UART1ICR MCFSIM_ICR4 /* UART 1 ICR */ 68#define MCFSIM_UART2ICR MCFSIM_ICR5 /* UART 2 ICR */ 69#define MCFSIM_DMA0ICR MCFSIM_ICR6 /* DMA 0 ICR */ 70#define MCFSIM_DMA1ICR MCFSIM_ICR7 /* DMA 1 ICR */ 71#define MCFSIM_DMA2ICR MCFSIM_ICR8 /* DMA 2 ICR */ 72#define MCFSIM_DMA3ICR MCFSIM_ICR9 /* DMA 3 ICR */ 73 74 75#define MCFINTC0_SIMR 0xFC04801C 76#define MCFINTC0_CIMR 0xFC04801D 77#define MCFINTC0_ICR0 0xFC048040 78#define MCFINTC1_SIMR 0xFC04C01C 79#define MCFINTC1_CIMR 0xFC04C01D 80#define MCFINTC1_ICR0 0xFC04C040 81#define MCFINTC2_SIMR (0) 82#define MCFINTC2_CIMR (0) 83#define MCFINTC2_ICR0 (0) 84 85#define MCFSIM_ICR_TIMER1 (0xFC048040+32) 86#define MCFSIM_ICR_TIMER2 (0xFC048040+33) 87 88/* 89 * Define system peripheral IRQ usage. 90 */ 91#define MCF_IRQ_TIMER (64 + 32) /* Timer0 */ 92#define MCF_IRQ_PROFILER (64 + 33) /* Timer1 */ 93 94/* 95 * UART module. 96 */ 97#define MCFUART_BASE0 0xFC060000 /* Base address of UART1 */ 98#define MCFUART_BASE1 0xFC064000 /* Base address of UART2 */ 99#define MCFUART_BASE2 0xFC068000 /* Base address of UART3 */ 100 101/* 102 * FEC module. 103 */ 104#define MCFFEC_BASE0 0xFC030000 /* Base address of FEC0 */ 105#define MCFFEC_SIZE0 0x800 /* Size of FEC0 region */ 106 107/* 108 * QSPI module. 109 */ 110#define MCFQSPI_BASE 0xFC05C000 /* Base address of QSPI */ 111#define MCFQSPI_SIZE 0x40 /* Size of QSPI region */ 112 113#define MCFQSPI_CS0 84 114#define MCFQSPI_CS1 85 115#define MCFQSPI_CS2 86 116 117/* 118 * Timer module. 119 */ 120#define MCFTIMER_BASE1 0xFC070000 /* Base address of TIMER1 */ 121#define MCFTIMER_BASE2 0xFC074000 /* Base address of TIMER2 */ 122#define MCFTIMER_BASE3 0xFC078000 /* Base address of TIMER3 */ 123#define MCFTIMER_BASE4 0xFC07C000 /* Base address of TIMER4 */ 124 125/********************************************************************* 126 * 127 * Reset Controller Module 128 * 129 *********************************************************************/ 130 131#define MCF_RCR 0xFC0A0000 132#define MCF_RSR 0xFC0A0001 133 134#define MCF_RCR_SWRESET 0x80 /* Software reset bit */ 135#define MCF_RCR_FRCSTOUT 0x40 /* Force external reset */ 136 137 138/* 139 * Power Management 140 */ 141#define MCFPM_WCR 0xfc040013 142#define MCFPM_PPMSR0 0xfc04002c 143#define MCFPM_PPMCR0 0xfc04002d 144#define MCFPM_PPMSR1 0xfc04002e 145#define MCFPM_PPMCR1 0xfc04002f 146#define MCFPM_PPMHR0 0xfc040030 147#define MCFPM_PPMLR0 0xfc040034 148#define MCFPM_PPMHR1 0xfc040038 149#define MCFPM_LPCR 0xec090007 150 151/* 152 * The M5329EVB board needs a help getting its devices initialized 153 * at kernel start time if dBUG doesn't set it up (for example 154 * it is not used), so we need to do it manually. 155 */ 156#ifdef __ASSEMBLER__ 157.macro m5329EVB_setup 158 movel #0xFC098000, %a7 159 movel #0x0, (%a7) 160#define CORE_SRAM 0x80000000 161#define CORE_SRAM_SIZE 0x8000 162 movel #CORE_SRAM, %d0 163 addl #0x221, %d0 164 movec %d0,%RAMBAR1 165 movel #CORE_SRAM, %sp 166 addl #CORE_SRAM_SIZE, %sp 167 jsr sysinit 168.endm 169#define PLATFORM_SETUP m5329EVB_setup 170 171#endif /* __ASSEMBLER__ */ 172 173/********************************************************************* 174 * 175 * Chip Configuration Module (CCM) 176 * 177 *********************************************************************/ 178 179/* Register read/write macros */ 180#define MCF_CCM_CCR 0xFC0A0004 181#define MCF_CCM_RCON 0xFC0A0008 182#define MCF_CCM_CIR 0xFC0A000A 183#define MCF_CCM_MISCCR 0xFC0A0010 184#define MCF_CCM_CDR 0xFC0A0012 185#define MCF_CCM_UHCSR 0xFC0A0014 186#define MCF_CCM_UOCSR 0xFC0A0016 187 188/* Bit definitions and macros for MCF_CCM_CCR */ 189#define MCF_CCM_CCR_RESERVED (0x0001) 190#define MCF_CCM_CCR_PLL_MODE (0x0003) 191#define MCF_CCM_CCR_OSC_MODE (0x0005) 192#define MCF_CCM_CCR_BOOTPS(x) (((x)&0x0003)<<3|0x0001) 193#define MCF_CCM_CCR_LOAD (0x0021) 194#define MCF_CCM_CCR_LIMP (0x0041) 195#define MCF_CCM_CCR_CSC(x) (((x)&0x0003)<<8|0x0001) 196 197/* Bit definitions and macros for MCF_CCM_RCON */ 198#define MCF_CCM_RCON_RESERVED (0x0001) 199#define MCF_CCM_RCON_PLL_MODE (0x0003) 200#define MCF_CCM_RCON_OSC_MODE (0x0005) 201#define MCF_CCM_RCON_BOOTPS(x) (((x)&0x0003)<<3|0x0001) 202#define MCF_CCM_RCON_LOAD (0x0021) 203#define MCF_CCM_RCON_LIMP (0x0041) 204#define MCF_CCM_RCON_CSC(x) (((x)&0x0003)<<8|0x0001) 205 206/* Bit definitions and macros for MCF_CCM_CIR */ 207#define MCF_CCM_CIR_PRN(x) (((x)&0x003F)<<0) 208#define MCF_CCM_CIR_PIN(x) (((x)&0x03FF)<<6) 209 210/* Bit definitions and macros for MCF_CCM_MISCCR */ 211#define MCF_CCM_MISCCR_USBSRC (0x0001) 212#define MCF_CCM_MISCCR_USBDIV (0x0002) 213#define MCF_CCM_MISCCR_SSI_SRC (0x0010) 214#define MCF_CCM_MISCCR_TIM_DMA (0x0020) 215#define MCF_CCM_MISCCR_SSI_PUS (0x0040) 216#define MCF_CCM_MISCCR_SSI_PUE (0x0080) 217#define MCF_CCM_MISCCR_LCD_CHEN (0x0100) 218#define MCF_CCM_MISCCR_LIMP (0x1000) 219#define MCF_CCM_MISCCR_PLL_LOCK (0x2000) 220 221/* Bit definitions and macros for MCF_CCM_CDR */ 222#define MCF_CCM_CDR_SSIDIV(x) (((x)&0x000F)<<0) 223#define MCF_CCM_CDR_LPDIV(x) (((x)&0x000F)<<8) 224 225/* Bit definitions and macros for MCF_CCM_UHCSR */ 226#define MCF_CCM_UHCSR_XPDE (0x0001) 227#define MCF_CCM_UHCSR_UHMIE (0x0002) 228#define MCF_CCM_UHCSR_WKUP (0x0004) 229#define MCF_CCM_UHCSR_PORTIND(x) (((x)&0x0003)<<14) 230 231/* Bit definitions and macros for MCF_CCM_UOCSR */ 232#define MCF_CCM_UOCSR_XPDE (0x0001) 233#define MCF_CCM_UOCSR_UOMIE (0x0002) 234#define MCF_CCM_UOCSR_WKUP (0x0004) 235#define MCF_CCM_UOCSR_PWRFLT (0x0008) 236#define MCF_CCM_UOCSR_SEND (0x0010) 237#define MCF_CCM_UOCSR_VVLD (0x0020) 238#define MCF_CCM_UOCSR_BVLD (0x0040) 239#define MCF_CCM_UOCSR_AVLD (0x0080) 240#define MCF_CCM_UOCSR_DPPU (0x0100) 241#define MCF_CCM_UOCSR_DCR_VBUS (0x0200) 242#define MCF_CCM_UOCSR_CRG_VBUS (0x0400) 243#define MCF_CCM_UOCSR_DRV_VBUS (0x0800) 244#define MCF_CCM_UOCSR_DMPD (0x1000) 245#define MCF_CCM_UOCSR_DPPD (0x2000) 246#define MCF_CCM_UOCSR_PORTIND(x) (((x)&0x0003)<<14) 247 248/********************************************************************* 249 * 250 * FlexBus Chip Selects (FBCS) 251 * 252 *********************************************************************/ 253 254/* Register read/write macros */ 255#define MCF_FBCS0_CSAR 0xFC008000 256#define MCF_FBCS0_CSMR 0xFC008004 257#define MCF_FBCS0_CSCR 0xFC008008 258#define MCF_FBCS1_CSAR 0xFC00800C 259#define MCF_FBCS1_CSMR 0xFC008010 260#define MCF_FBCS1_CSCR 0xFC008014 261#define MCF_FBCS2_CSAR 0xFC008018 262#define MCF_FBCS2_CSMR 0xFC00801C 263#define MCF_FBCS2_CSCR 0xFC008020 264#define MCF_FBCS3_CSAR 0xFC008024 265#define MCF_FBCS3_CSMR 0xFC008028 266#define MCF_FBCS3_CSCR 0xFC00802C 267#define MCF_FBCS4_CSAR 0xFC008030 268#define MCF_FBCS4_CSMR 0xFC008034 269#define MCF_FBCS4_CSCR 0xFC008038 270#define MCF_FBCS5_CSAR 0xFC00803C 271#define MCF_FBCS5_CSMR 0xFC008040 272#define MCF_FBCS5_CSCR 0xFC008044 273 274/* Bit definitions and macros for MCF_FBCS_CSAR */ 275#define MCF_FBCS_CSAR_BA(x) ((x)&0xFFFF0000) 276 277/* Bit definitions and macros for MCF_FBCS_CSMR */ 278#define MCF_FBCS_CSMR_V (0x00000001) 279#define MCF_FBCS_CSMR_WP (0x00000100) 280#define MCF_FBCS_CSMR_BAM(x) (((x)&0x0000FFFF)<<16) 281#define MCF_FBCS_CSMR_BAM_4G (0xFFFF0000) 282#define MCF_FBCS_CSMR_BAM_2G (0x7FFF0000) 283#define MCF_FBCS_CSMR_BAM_1G (0x3FFF0000) 284#define MCF_FBCS_CSMR_BAM_1024M (0x3FFF0000) 285#define MCF_FBCS_CSMR_BAM_512M (0x1FFF0000) 286#define MCF_FBCS_CSMR_BAM_256M (0x0FFF0000) 287#define MCF_FBCS_CSMR_BAM_128M (0x07FF0000) 288#define MCF_FBCS_CSMR_BAM_64M (0x03FF0000) 289#define MCF_FBCS_CSMR_BAM_32M (0x01FF0000) 290#define MCF_FBCS_CSMR_BAM_16M (0x00FF0000) 291#define MCF_FBCS_CSMR_BAM_8M (0x007F0000) 292#define MCF_FBCS_CSMR_BAM_4M (0x003F0000) 293#define MCF_FBCS_CSMR_BAM_2M (0x001F0000) 294#define MCF_FBCS_CSMR_BAM_1M (0x000F0000) 295#define MCF_FBCS_CSMR_BAM_1024K (0x000F0000) 296#define MCF_FBCS_CSMR_BAM_512K (0x00070000) 297#define MCF_FBCS_CSMR_BAM_256K (0x00030000) 298#define MCF_FBCS_CSMR_BAM_128K (0x00010000) 299#define MCF_FBCS_CSMR_BAM_64K (0x00000000) 300 301/* Bit definitions and macros for MCF_FBCS_CSCR */ 302#define MCF_FBCS_CSCR_BSTW (0x00000008) 303#define MCF_FBCS_CSCR_BSTR (0x00000010) 304#define MCF_FBCS_CSCR_BEM (0x00000020) 305#define MCF_FBCS_CSCR_PS(x) (((x)&0x00000003)<<6) 306#define MCF_FBCS_CSCR_AA (0x00000100) 307#define MCF_FBCS_CSCR_SBM (0x00000200) 308#define MCF_FBCS_CSCR_WS(x) (((x)&0x0000003F)<<10) 309#define MCF_FBCS_CSCR_WRAH(x) (((x)&0x00000003)<<16) 310#define MCF_FBCS_CSCR_RDAH(x) (((x)&0x00000003)<<18) 311#define MCF_FBCS_CSCR_ASET(x) (((x)&0x00000003)<<20) 312#define MCF_FBCS_CSCR_SWSEN (0x00800000) 313#define MCF_FBCS_CSCR_SWS(x) (((x)&0x0000003F)<<26) 314#define MCF_FBCS_CSCR_PS_8 (0x0040) 315#define MCF_FBCS_CSCR_PS_16 (0x0080) 316#define MCF_FBCS_CSCR_PS_32 (0x0000) 317 318/********************************************************************* 319 * 320 * General Purpose I/O (GPIO) 321 * 322 *********************************************************************/ 323 324/* Register read/write macros */ 325#define MCFGPIO_PODR_FECH (0xFC0A4000) 326#define MCFGPIO_PODR_FECL (0xFC0A4001) 327#define MCFGPIO_PODR_SSI (0xFC0A4002) 328#define MCFGPIO_PODR_BUSCTL (0xFC0A4003) 329#define MCFGPIO_PODR_BE (0xFC0A4004) 330#define MCFGPIO_PODR_CS (0xFC0A4005) 331#define MCFGPIO_PODR_PWM (0xFC0A4006) 332#define MCFGPIO_PODR_FECI2C (0xFC0A4007) 333#define MCFGPIO_PODR_UART (0xFC0A4009) 334#define MCFGPIO_PODR_QSPI (0xFC0A400A) 335#define MCFGPIO_PODR_TIMER (0xFC0A400B) 336#define MCFGPIO_PODR_LCDDATAH (0xFC0A400D) 337#define MCFGPIO_PODR_LCDDATAM (0xFC0A400E) 338#define MCFGPIO_PODR_LCDDATAL (0xFC0A400F) 339#define MCFGPIO_PODR_LCDCTLH (0xFC0A4010) 340#define MCFGPIO_PODR_LCDCTLL (0xFC0A4011) 341#define MCFGPIO_PDDR_FECH (0xFC0A4014) 342#define MCFGPIO_PDDR_FECL (0xFC0A4015) 343#define MCFGPIO_PDDR_SSI (0xFC0A4016) 344#define MCFGPIO_PDDR_BUSCTL (0xFC0A4017) 345#define MCFGPIO_PDDR_BE (0xFC0A4018) 346#define MCFGPIO_PDDR_CS (0xFC0A4019) 347#define MCFGPIO_PDDR_PWM (0xFC0A401A) 348#define MCFGPIO_PDDR_FECI2C (0xFC0A401B) 349#define MCFGPIO_PDDR_UART (0xFC0A401C) 350#define MCFGPIO_PDDR_QSPI (0xFC0A401E) 351#define MCFGPIO_PDDR_TIMER (0xFC0A401F) 352#define MCFGPIO_PDDR_LCDDATAH (0xFC0A4021) 353#define MCFGPIO_PDDR_LCDDATAM (0xFC0A4022) 354#define MCFGPIO_PDDR_LCDDATAL (0xFC0A4023) 355#define MCFGPIO_PDDR_LCDCTLH (0xFC0A4024) 356#define MCFGPIO_PDDR_LCDCTLL (0xFC0A4025) 357#define MCFGPIO_PPDSDR_FECH (0xFC0A4028) 358#define MCFGPIO_PPDSDR_FECL (0xFC0A4029) 359#define MCFGPIO_PPDSDR_SSI (0xFC0A402A) 360#define MCFGPIO_PPDSDR_BUSCTL (0xFC0A402B) 361#define MCFGPIO_PPDSDR_BE (0xFC0A402C) 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