linux/arch/blackfin/include/asm/portmux.h
<<
>>
Prefs
   1/*
   2 * Common header file for Blackfin family of processors
   3 *
   4 * Copyright 2007-2008 Analog Devices Inc.
   5 *
   6 * Licensed under the GPL-2 or later.
   7 */
   8
   9#ifndef _PORTMUX_H_
  10#define _PORTMUX_H_
  11
  12#define P_IDENT(x)      ((x) & 0x1FF)
  13#define P_FUNCT(x)      (((x) & 0x3) << 9)
  14#define P_FUNCT2MUX(x)  (((x) >> 9) & 0x3)
  15#define P_DEFINED       0x8000
  16#define P_UNDEF         0x4000
  17#define P_MAYSHARE      0x2000
  18#define P_DONTCARE      0x1000
  19
  20#ifdef CONFIG_PINCTRL
  21int bfin_internal_set_wake(unsigned int irq, unsigned int state);
  22
  23#define gpio_pint_regs bfin_pint_regs
  24#define adi_internal_set_wake bfin_internal_set_wake
  25
  26#define peripheral_request(per, label) (0)
  27#define peripheral_free(per)
  28#define peripheral_request_list(per, label) (0)
  29#define peripheral_free_list(per)
  30#else
  31int peripheral_request(unsigned short per, const char *label);
  32void peripheral_free(unsigned short per);
  33int peripheral_request_list(const unsigned short per[], const char *label);
  34void peripheral_free_list(const unsigned short per[]);
  35#endif
  36
  37#include <linux/err.h>
  38#include <linux/pinctrl/pinctrl.h>
  39#include <mach/portmux.h>
  40#include <mach/gpio.h>
  41
  42#ifndef P_SPORT2_TFS
  43#define P_SPORT2_TFS P_UNDEF
  44#endif
  45
  46#ifndef P_SPORT2_DTSEC
  47#define P_SPORT2_DTSEC P_UNDEF
  48#endif
  49
  50#ifndef P_SPORT2_DTPRI
  51#define P_SPORT2_DTPRI P_UNDEF
  52#endif
  53
  54#ifndef P_SPORT2_TSCLK
  55#define P_SPORT2_TSCLK P_UNDEF
  56#endif
  57
  58#ifndef P_SPORT2_RFS
  59#define P_SPORT2_RFS P_UNDEF
  60#endif
  61
  62#ifndef P_SPORT2_DRSEC
  63#define P_SPORT2_DRSEC P_UNDEF
  64#endif
  65
  66#ifndef P_SPORT2_DRPRI
  67#define P_SPORT2_DRPRI P_UNDEF
  68#endif
  69
  70#ifndef P_SPORT2_RSCLK
  71#define P_SPORT2_RSCLK P_UNDEF
  72#endif
  73
  74#ifndef P_SPORT3_TFS
  75#define P_SPORT3_TFS P_UNDEF
  76#endif
  77
  78#ifndef P_SPORT3_DTSEC
  79#define P_SPORT3_DTSEC P_UNDEF
  80#endif
  81
  82#ifndef P_SPORT3_DTPRI
  83#define P_SPORT3_DTPRI P_UNDEF
  84#endif
  85
  86#ifndef P_SPORT3_TSCLK
  87#define P_SPORT3_TSCLK P_UNDEF
  88#endif
  89
  90#ifndef P_SPORT3_RFS
  91#define P_SPORT3_RFS P_UNDEF
  92#endif
  93
  94#ifndef P_SPORT3_DRSEC
  95#define P_SPORT3_DRSEC P_UNDEF
  96#endif
  97
  98#ifndef P_SPORT3_DRPRI
  99#define P_SPORT3_DRPRI P_UNDEF
 100#endif
 101
 102#ifndef P_SPORT3_RSCLK
 103#define P_SPORT3_RSCLK P_UNDEF
 104#endif
 105
 106#ifndef P_TMR4
 107#define P_TMR4 P_UNDEF
 108#endif
 109
 110#ifndef P_TMR5
 111#define P_TMR5 P_UNDEF
 112#endif
 113
 114#ifndef P_TMR6
 115#define P_TMR6 P_UNDEF
 116#endif
 117
 118#ifndef P_TMR7
 119#define P_TMR7 P_UNDEF
 120#endif
 121
 122#ifndef P_TWI1_SCL
 123#define P_TWI1_SCL P_UNDEF
 124#endif
 125
 126#ifndef P_TWI1_SDA
 127#define P_TWI1_SDA P_UNDEF
 128#endif
 129
 130#ifndef P_UART3_RTS
 131#define P_UART3_RTS P_UNDEF
 132#endif
 133
 134#ifndef P_UART3_CTS
 135#define P_UART3_CTS P_UNDEF
 136#endif
 137
 138#ifndef P_UART2_TX
 139#define P_UART2_TX P_UNDEF
 140#endif
 141
 142#ifndef P_UART2_RX
 143#define P_UART2_RX P_UNDEF
 144#endif
 145
 146#ifndef P_UART3_TX
 147#define P_UART3_TX P_UNDEF
 148#endif
 149
 150#ifndef P_UART3_RX
 151#define P_UART3_RX P_UNDEF
 152#endif
 153
 154#ifndef P_SPI2_SS
 155#define P_SPI2_SS P_UNDEF
 156#endif
 157
 158#ifndef P_SPI2_SSEL1
 159#define P_SPI2_SSEL1 P_UNDEF
 160#endif
 161
 162#ifndef P_SPI2_SSEL2
 163#define P_SPI2_SSEL2 P_UNDEF
 164#endif
 165
 166#ifndef P_SPI2_SSEL3
 167#define P_SPI2_SSEL3 P_UNDEF
 168#endif
 169
 170#ifndef P_SPI2_SSEL4
 171#define P_SPI2_SSEL4 P_UNDEF
 172#endif
 173
 174#ifndef P_SPI2_SSEL5
 175#define P_SPI2_SSEL5 P_UNDEF
 176#endif
 177
 178#ifndef P_SPI2_SSEL6
 179#define P_SPI2_SSEL6 P_UNDEF
 180#endif
 181
 182#ifndef P_SPI2_SSEL7
 183#define P_SPI2_SSEL7 P_UNDEF
 184#endif
 185
 186#ifndef P_SPI2_SCK
 187#define P_SPI2_SCK P_UNDEF
 188#endif
 189
 190#ifndef P_SPI2_MOSI
 191#define P_SPI2_MOSI P_UNDEF
 192#endif
 193
 194#ifndef P_SPI2_MISO
 195#define P_SPI2_MISO P_UNDEF
 196#endif
 197
 198#ifndef P_TMR0
 199#define P_TMR0 P_UNDEF
 200#endif
 201
 202#ifndef P_TMR1
 203#define P_TMR1 P_UNDEF
 204#endif
 205
 206#ifndef P_TMR2
 207#define P_TMR2 P_UNDEF
 208#endif
 209
 210#ifndef P_TMR3
 211#define P_TMR3 P_UNDEF
 212#endif
 213
 214#ifndef P_SPORT0_TFS
 215#define P_SPORT0_TFS P_UNDEF
 216#endif
 217
 218#ifndef P_SPORT0_DTSEC
 219#define P_SPORT0_DTSEC P_UNDEF
 220#endif
 221
 222#ifndef P_SPORT0_DTPRI
 223#define P_SPORT0_DTPRI P_UNDEF
 224#endif
 225
 226#ifndef P_SPORT0_TSCLK
 227#define P_SPORT0_TSCLK P_UNDEF
 228#endif
 229
 230#ifndef P_SPORT0_RFS
 231#define P_SPORT0_RFS P_UNDEF
 232#endif
 233
 234#ifndef P_SPORT0_DRSEC
 235#define P_SPORT0_DRSEC P_UNDEF
 236#endif
 237
 238#ifndef P_SPORT0_DRPRI
 239#define P_SPORT0_DRPRI P_UNDEF
 240#endif
 241
 242#ifndef P_SPORT0_RSCLK
 243#define P_SPORT0_RSCLK P_UNDEF
 244#endif
 245
 246#ifndef P_SD_D0
 247#define P_SD_D0 P_UNDEF
 248#endif
 249
 250#ifndef P_SD_D1
 251#define P_SD_D1 P_UNDEF
 252#endif
 253
 254#ifndef P_SD_D2
 255#define P_SD_D2 P_UNDEF
 256#endif
 257
 258#ifndef P_SD_D3
 259#define P_SD_D3 P_UNDEF
 260#endif
 261
 262#ifndef P_SD_CLK
 263#define P_SD_CLK P_UNDEF
 264#endif
 265
 266#ifndef P_SD_CMD
 267#define P_SD_CMD P_UNDEF
 268#endif
 269
 270#ifndef P_MMCLK
 271#define P_MMCLK P_UNDEF
 272#endif
 273
 274#ifndef P_MBCLK
 275#define P_MBCLK P_UNDEF
 276#endif
 277
 278#ifndef P_PPI1_D0
 279#define P_PPI1_D0 P_UNDEF
 280#endif
 281
 282#ifndef P_PPI1_D1
 283#define P_PPI1_D1 P_UNDEF
 284#endif
 285
 286#ifndef P_PPI1_D2
 287#define P_PPI1_D2 P_UNDEF
 288#endif
 289
 290#ifndef P_PPI1_D3
 291#define P_PPI1_D3 P_UNDEF
 292#endif
 293
 294#ifndef P_PPI1_D4
 295#define P_PPI1_D4 P_UNDEF
 296#endif
 297
 298#ifndef P_PPI1_D5
 299#define P_PPI1_D5 P_UNDEF
 300#endif
 301
 302#ifndef P_PPI1_D6
 303#define P_PPI1_D6 P_UNDEF
 304#endif
 305
 306#ifndef P_PPI1_D7
 307#define P_PPI1_D7 P_UNDEF
 308#endif
 309
 310#ifndef P_PPI1_D8
 311#define P_PPI1_D8 P_UNDEF
 312#endif
 313
 314#ifndef P_PPI1_D9
 315#define P_PPI1_D9 P_UNDEF
 316#endif
 317
 318#ifndef P_PPI1_D10
 319#define P_PPI1_D10 P_UNDEF
 320#endif
 321
 322#ifndef P_PPI1_D11
 323#define P_PPI1_D11 P_UNDEF
 324#endif
 325
 326#ifndef P_PPI1_D12
 327#define P_PPI1_D12 P_UNDEF
 328#endif
 329
 330#ifndef P_PPI1_D13
 331#define P_PPI1_D13 P_UNDEF
 332#endif
 333
 334#ifndef P_PPI1_D14
 335#define P_PPI1_D14 P_UNDEF
 336#endif
 337
 338#ifndef P_PPI1_D15
 339#define P_PPI1_D15 P_UNDEF
 340#endif
 341
 342#ifndef P_HOST_D8
 343#define P_HOST_D8 P_UNDEF
 344#endif
 345
 346#ifndef P_HOST_D9
 347#define P_HOST_D9 P_UNDEF
 348#endif
 349
 350#ifndef P_HOST_D10
 351#define P_HOST_D10 P_UNDEF
 352#endif
 353
 354#ifndef P_HOST_D11
 355#define P_HOST_D11 P_UNDEF
 356#endif
 357
 358#ifndef P_HOST_D12
 359#define P_HOST_D12 P_UNDEF
 360#endif
 361
 362#ifndef P_HOST_D13
 363#define P_HOST_D13 P_UNDEF
 364#endif
 365
 366#ifndef P_HOST_D14
 367#define P_HOST_D14 P_UNDEF
 368#endif
 369
 370#ifndef P_HOST_D15
 371#define P_HOST_D15 P_UNDEF
 372#endif
 373
 374#ifndef P_HOST_D0
 375#define P_HOST_D0 P_UNDEF
 376#endif
 377
 378#ifndef P_HOST_D1
 379#define P_HOST_D1 P_UNDEF
 380#endif
 381
 382#ifndef P_HOST_D2
 383#define P_HOST_D2 P_UNDEF
 384#endif
 385
 386#ifndef P_HOST_D3
 387#define P_HOST_D3 P_UNDEF
 388#endif
 389
 390#ifndef P_HOST_D4
 391#define P_HOST_D4 P_UNDEF
 392#endif
 393
 394#ifndef P_HOST_D5
 395#define P_HOST_D5 P_UNDEF
 396#endif
 397
 398#ifndef P_HOST_D6
 399#define P_HOST_D6 P_UNDEF
 400#endif
 401
 402#ifndef P_HOST_D7
 403#define P_HOST_D7 P_UNDEF
 404#endif
 405
 406#ifndef P_SPORT1_TFS
 407#define P_SPORT1_TFS P_UNDEF
 408#endif
 409
 410#ifndef P_SPORT1_DTSEC
 411#define P_SPORT1_DTSEC P_UNDEF
 412#endif
 413
 414#ifndef P_SPORT1_DTPRI
 415#define P_SPORT1_DTPRI P_UNDEF
 416#endif
 417
 418#ifndef P_SPORT1_TSCLK
 419#define P_SPORT1_TSCLK P_UNDEF
 420#endif
 421
 422#ifndef P_SPORT1_RFS
 423#define P_SPORT1_RFS P_UNDEF
 424#endif
 425
 426#ifndef P_SPORT1_DRSEC
 427#define P_SPORT1_DRSEC P_UNDEF
 428#endif
 429
 430#ifndef P_SPORT1_DRPRI
 431#define P_SPORT1_DRPRI P_UNDEF
 432#endif
 433
 434#ifndef P_SPORT1_RSCLK
 435#define P_SPORT1_RSCLK P_UNDEF
 436#endif
 437
 438#ifndef P_PPI2_D0
 439#define P_PPI2_D0 P_UNDEF
 440#endif
 441
 442#ifndef P_PPI2_D1
 443#define P_PPI2_D1 P_UNDEF
 444#endif
 445
 446#ifndef P_PPI2_D2
 447#define P_PPI2_D2 P_UNDEF
 448#endif
 449
 450#ifndef P_PPI2_D3
 451#define P_PPI2_D3 P_UNDEF
 452#endif
 453
 454#ifndef P_PPI2_D4
 455#define P_PPI2_D4 P_UNDEF
 456#endif
 457
 458#ifndef P_PPI2_D5
 459#define P_PPI2_D5 P_UNDEF
 460#endif
 461
 462#ifndef P_PPI2_D6
 463#define P_PPI2_D6 P_UNDEF
 464#endif
 465
 466#ifndef P_PPI2_D7
 467#define P_PPI2_D7 P_UNDEF
 468#endif
 469
 470#ifndef P_PPI0_D18
 471#define P_PPI0_D18 P_UNDEF
 472#endif
 473
 474#ifndef P_PPI0_D19
 475#define P_PPI0_D19 P_UNDEF
 476#endif
 477
 478#ifndef P_PPI0_D20
 479#define P_PPI0_D20 P_UNDEF
 480#endif
 481
 482#ifndef P_PPI0_D21
 483#define P_PPI0_D21 P_UNDEF
 484#endif
 485
 486#ifndef P_PPI0_D22
 487#define P_PPI0_D22 P_UNDEF
 488#endif
 489
 490#ifndef P_PPI0_D23
 491#define P_PPI0_D23 P_UNDEF
 492#endif
 493
 494#ifndef P_KEY_ROW0
 495#define P_KEY_ROW0 P_UNDEF
 496#endif
 497
 498#ifndef P_KEY_ROW1
 499#define P_KEY_ROW1 P_UNDEF
 500#endif
 501
 502#ifndef P_KEY_ROW2
 503#define P_KEY_ROW2 P_UNDEF
 504#endif
 505
 506#ifndef P_KEY_ROW3
 507#define P_KEY_ROW3 P_UNDEF
 508#endif
 509
 510#ifndef P_KEY_COL0
 511#define P_KEY_COL0 P_UNDEF
 512#endif
 513
 514#ifndef P_KEY_COL1
 515#define P_KEY_COL1 P_UNDEF
 516#endif
 517
 518#ifndef P_KEY_COL2
 519#define P_KEY_COL2 P_UNDEF
 520#endif
 521
 522#ifndef P_KEY_COL3
 523#define P_KEY_COL3 P_UNDEF
 524#endif
 525
 526#ifndef P_SPI0_SCK
 527#define P_SPI0_SCK P_UNDEF
 528#endif
 529
 530#ifndef P_SPI0_MISO
 531#define P_SPI0_MISO P_UNDEF
 532#endif
 533
 534#ifndef P_SPI0_MOSI
 535#define P_SPI0_MOSI P_UNDEF
 536#endif
 537
 538#ifndef P_SPI0_SS
 539#define P_SPI0_SS P_UNDEF
 540#endif
 541
 542#ifndef P_SPI0_SSEL1
 543#define P_SPI0_SSEL1 P_UNDEF
 544#endif
 545
 546#ifndef P_SPI0_SSEL2
 547#define P_SPI0_SSEL2 P_UNDEF
 548#endif
 549
 550#ifndef P_SPI0_SSEL3
 551#define P_SPI0_SSEL3 P_UNDEF
 552#endif
 553
 554#ifndef P_SPI0_SSEL4
 555#define P_SPI0_SSEL4 P_UNDEF
 556#endif
 557
 558#ifndef P_SPI0_SSEL5
 559#define P_SPI0_SSEL5 P_UNDEF
 560#endif
 561
 562#ifndef P_SPI0_SSEL6
 563#define P_SPI0_SSEL6 P_UNDEF
 564#endif
 565
 566#ifndef P_SPI0_SSEL7
 567#define P_SPI0_SSEL7 P_UNDEF
 568#endif
 569
 570#ifndef P_UART0_TX
 571#define P_UART0_TX P_UNDEF
 572#endif
 573
 574#ifndef P_UART0_RX
 575#define P_UART0_RX P_UNDEF
 576#endif
 577
 578#ifndef P_UART1_RTS
 579#define P_UART1_RTS P_UNDEF
 580#endif
 581
 582#ifndef P_UART1_CTS
 583#define P_UART1_CTS P_UNDEF
 584#endif
 585
 586#ifndef P_PPI1_CLK
 587#define P_PPI1_CLK P_UNDEF
 588#endif
 589
 590#ifndef P_PPI1_FS1
 591#define P_PPI1_FS1 P_UNDEF
 592#endif
 593
 594#ifndef P_PPI1_FS2
 595#define P_PPI1_FS2 P_UNDEF
 596#endif
 597
 598#ifndef P_TWI0_SCL
 599#define P_TWI0_SCL P_UNDEF
 600#endif
 601
 602#ifndef P_TWI0_SDA
 603#define P_TWI0_SDA P_UNDEF
 604#endif
 605
 606#ifndef P_KEY_COL7
 607#define P_KEY_COL7 P_UNDEF
 608#endif
 609
 610#ifndef P_KEY_ROW6
 611#define P_KEY_ROW6 P_UNDEF
 612#endif
 613
 614#ifndef P_KEY_COL6
 615#define P_KEY_COL6 P_UNDEF
 616#endif
 617
 618#ifndef P_KEY_ROW5
 619#define P_KEY_ROW5 P_UNDEF
 620#endif
 621
 622#ifndef P_KEY_COL5
 623#define P_KEY_COL5 P_UNDEF
 624#endif
 625
 626#ifndef P_KEY_ROW4
 627#define P_KEY_ROW4 P_UNDEF
 628#endif
 629
 630#ifndef P_KEY_COL4
 631#define P_KEY_COL4 P_UNDEF
 632#endif
 633
 634#ifndef P_KEY_ROW7
 635#define P_KEY_ROW7 P_UNDEF
 636#endif
 637
 638#ifndef P_PPI0_D0
 639#define P_PPI0_D0 P_UNDEF
 640#endif
 641
 642#ifndef P_PPI0_D1
 643#define P_PPI0_D1 P_UNDEF
 644#endif
 645
 646#ifndef P_PPI0_D2
 647#define P_PPI0_D2 P_UNDEF
 648#endif
 649
 650#ifndef P_PPI0_D3
 651#define P_PPI0_D3 P_UNDEF
 652#endif
 653
 654#ifndef P_PPI0_D4
 655#define P_PPI0_D4 P_UNDEF
 656#endif
 657
 658#ifndef P_PPI0_D5
 659#define P_PPI0_D5 P_UNDEF
 660#endif
 661
 662#ifndef P_PPI0_D6
 663#define P_PPI0_D6 P_UNDEF
 664#endif
 665
 666#ifndef P_PPI0_D7
 667#define P_PPI0_D7 P_UNDEF
 668#endif
 669
 670#ifndef P_PPI0_D8
 671#define P_PPI0_D8 P_UNDEF
 672#endif
 673
 674#ifndef P_PPI0_D9
 675#define P_PPI0_D9 P_UNDEF
 676#endif
 677
 678#ifndef P_PPI0_D10
 679#define P_PPI0_D10 P_UNDEF
 680#endif
 681
 682#ifndef P_PPI0_D11
 683#define P_PPI0_D11 P_UNDEF
 684#endif
 685
 686#ifndef P_PPI0_D12
 687#define P_PPI0_D12 P_UNDEF
 688#endif
 689
 690#ifndef P_PPI0_D13
 691#define P_PPI0_D13 P_UNDEF
 692#endif
 693
 694#ifndef P_PPI0_D14
 695#define P_PPI0_D14 P_UNDEF
 696#endif
 697
 698#ifndef P_PPI0_D15
 699#define P_PPI0_D15 P_UNDEF
 700#endif
 701
 702#ifndef P_ATAPI_D0A
 703#define P_ATAPI_D0A P_UNDEF
 704#endif
 705
 706#ifndef P_ATAPI_D1A
 707#define P_ATAPI_D1A P_UNDEF
 708#endif
 709
 710#ifndef P_ATAPI_D2A
 711#define P_ATAPI_D2A P_UNDEF
 712#endif
 713
 714#ifndef P_ATAPI_D3A
 715#define P_ATAPI_D3A P_UNDEF
 716#endif
 717
 718#ifndef P_ATAPI_D4A
 719#define P_ATAPI_D4A P_UNDEF
 720#endif
 721
 722#ifndef P_ATAPI_D5A
 723#define P_ATAPI_D5A P_UNDEF
 724#endif
 725
 726#ifndef P_ATAPI_D6A
 727#define P_ATAPI_D6A P_UNDEF
 728#endif
 729
 730#ifndef P_ATAPI_D7A
 731#define P_ATAPI_D7A P_UNDEF
 732#endif
 733
 734#ifndef P_ATAPI_D8A
 735#define P_ATAPI_D8A P_UNDEF
 736#endif
 737
 738#ifndef P_ATAPI_D9A
 739#define P_ATAPI_D9A P_UNDEF
 740#endif
 741
 742#ifndef P_ATAPI_D10A
 743#define P_ATAPI_D10A P_UNDEF
 744#endif
 745
 746#ifndef P_ATAPI_D11A
 747#define P_ATAPI_D11A P_UNDEF
 748#endif
 749
 750#ifndef P_ATAPI_D12A
 751#define P_ATAPI_D12A P_UNDEF
 752#endif
 753
 754#ifndef P_ATAPI_D13A
 755#define P_ATAPI_D13A P_UNDEF
 756#endif
 757
 758#ifndef P_ATAPI_D14A
 759#define P_ATAPI_D14A P_UNDEF
 760#endif
 761
 762#ifndef P_ATAPI_D15A
 763#define P_ATAPI_D15A P_UNDEF
 764#endif
 765
 766#ifndef P_PPI0_CLK
 767#define P_PPI0_CLK P_UNDEF
 768#endif
 769
 770#ifndef P_PPI0_FS1
 771#define P_PPI0_FS1 P_UNDEF
 772#endif
 773
 774#ifndef P_PPI0_FS2
 775#define P_PPI0_FS2 P_UNDEF
 776#endif
 777
 778#ifndef P_PPI0_D16
 779#define P_PPI0_D16 P_UNDEF
 780#endif
 781
 782#ifndef P_PPI0_D17
 783#define P_PPI0_D17 P_UNDEF
 784#endif
 785
 786#ifndef P_SPI1_SSEL1
 787#define P_SPI1_SSEL1 P_UNDEF
 788#endif
 789
 790#ifndef P_SPI1_SSEL2
 791#define P_SPI1_SSEL2 P_UNDEF
 792#endif
 793
 794#ifndef P_SPI1_SSEL3
 795#define P_SPI1_SSEL3 P_UNDEF
 796#endif
 797
 798
 799#ifndef P_SPI1_SSEL4
 800#define P_SPI1_SSEL4 P_UNDEF
 801#endif
 802
 803#ifndef P_SPI1_SSEL5
 804#define P_SPI1_SSEL5 P_UNDEF
 805#endif
 806
 807#ifndef P_SPI1_SSEL6
 808#define P_SPI1_SSEL6 P_UNDEF
 809#endif
 810
 811#ifndef P_SPI1_SSEL7
 812#define P_SPI1_SSEL7 P_UNDEF
 813#endif
 814
 815#ifndef P_SPI1_SCK
 816#define P_SPI1_SCK P_UNDEF
 817#endif
 818
 819#ifndef P_SPI1_MISO
 820#define P_SPI1_MISO P_UNDEF
 821#endif
 822
 823#ifndef P_SPI1_MOSI
 824#define P_SPI1_MOSI P_UNDEF
 825#endif
 826
 827#ifndef P_SPI1_SS
 828#define P_SPI1_SS P_UNDEF
 829#endif
 830
 831#ifndef P_CAN0_TX
 832#define P_CAN0_TX P_UNDEF
 833#endif
 834
 835#ifndef P_CAN0_RX
 836#define P_CAN0_RX P_UNDEF
 837#endif
 838
 839#ifndef P_CAN1_TX
 840#define P_CAN1_TX P_UNDEF
 841#endif
 842
 843#ifndef P_CAN1_RX
 844#define P_CAN1_RX P_UNDEF
 845#endif
 846
 847#ifndef P_ATAPI_A0A
 848#define P_ATAPI_A0A P_UNDEF
 849#endif
 850
 851#ifndef P_ATAPI_A1A
 852#define P_ATAPI_A1A P_UNDEF
 853#endif
 854
 855#ifndef P_ATAPI_A2A
 856#define P_ATAPI_A2A P_UNDEF
 857#endif
 858
 859#ifndef P_HOST_CE
 860#define P_HOST_CE P_UNDEF
 861#endif
 862
 863#ifndef P_HOST_RD
 864#define P_HOST_RD P_UNDEF
 865#endif
 866
 867#ifndef P_HOST_WR
 868#define P_HOST_WR P_UNDEF
 869#endif
 870
 871#ifndef P_MTXONB
 872#define P_MTXONB P_UNDEF
 873#endif
 874
 875#ifndef P_PPI2_FS2
 876#define P_PPI2_FS2 P_UNDEF
 877#endif
 878
 879#ifndef P_PPI2_FS1
 880#define P_PPI2_FS1 P_UNDEF
 881#endif
 882
 883#ifndef P_PPI2_CLK
 884#define P_PPI2_CLK P_UNDEF
 885#endif
 886
 887#ifndef P_CNT_CZM
 888#define P_CNT_CZM P_UNDEF
 889#endif
 890
 891#ifndef P_UART1_TX
 892#define P_UART1_TX P_UNDEF
 893#endif
 894
 895#ifndef P_UART1_RX
 896#define P_UART1_RX P_UNDEF
 897#endif
 898
 899#ifndef P_ATAPI_RESET
 900#define P_ATAPI_RESET P_UNDEF
 901#endif
 902
 903#ifndef P_HOST_ADDR
 904#define P_HOST_ADDR P_UNDEF
 905#endif
 906
 907#ifndef P_HOST_ACK
 908#define P_HOST_ACK P_UNDEF
 909#endif
 910
 911#ifndef P_MTX
 912#define P_MTX P_UNDEF
 913#endif
 914
 915#ifndef P_MRX
 916#define P_MRX P_UNDEF
 917#endif
 918
 919#ifndef P_MRXONB
 920#define P_MRXONB P_UNDEF
 921#endif
 922
 923#ifndef P_A4
 924#define P_A4 P_UNDEF
 925#endif
 926
 927#ifndef P_A5
 928#define P_A5 P_UNDEF
 929#endif
 930
 931#ifndef P_A6
 932#define P_A6 P_UNDEF
 933#endif
 934
 935#ifndef P_A7
 936#define P_A7 P_UNDEF
 937#endif
 938
 939#ifndef P_A8
 940#define P_A8 P_UNDEF
 941#endif
 942
 943#ifndef P_A9
 944#define P_A9 P_UNDEF
 945#endif
 946
 947#ifndef P_PPI1_FS3
 948#define P_PPI1_FS3 P_UNDEF
 949#endif
 950
 951#ifndef P_PPI2_FS3
 952#define P_PPI2_FS3 P_UNDEF
 953#endif
 954
 955#ifndef P_TMR8
 956#define P_TMR8 P_UNDEF
 957#endif
 958
 959#ifndef P_TMR9
 960#define P_TMR9 P_UNDEF
 961#endif
 962
 963#ifndef P_TMR10
 964#define P_TMR10 P_UNDEF
 965#endif
 966#ifndef P_TMR11
 967#define P_TMR11 P_UNDEF
 968#endif
 969
 970#ifndef P_DMAR0
 971#define P_DMAR0 P_UNDEF
 972#endif
 973
 974#ifndef P_DMAR1
 975#define P_DMAR1 P_UNDEF
 976#endif
 977
 978#ifndef P_PPI0_FS3
 979#define P_PPI0_FS3 P_UNDEF
 980#endif
 981
 982#ifndef P_CNT_CDG
 983#define P_CNT_CDG P_UNDEF
 984#endif
 985
 986#ifndef P_CNT_CUD
 987#define P_CNT_CUD P_UNDEF
 988#endif
 989
 990#ifndef P_A10
 991#define P_A10 P_UNDEF
 992#endif
 993
 994#ifndef P_A11
 995#define P_A11 P_UNDEF
 996#endif
 997
 998#ifndef P_A12
 999#define P_A12 P_UNDEF
1000#endif
1001
1002#ifndef P_A13
1003#define P_A13 P_UNDEF
1004#endif
1005
1006#ifndef P_A14
1007#define P_A14 P_UNDEF
1008#endif
1009
1010#ifndef P_A15
1011#define P_A15 P_UNDEF
1012#endif
1013
1014#ifndef P_A16
1015#define P_A16 P_UNDEF
1016#endif
1017
1018#ifndef P_A17
1019#define P_A17 P_UNDEF
1020#endif
1021
1022#ifndef P_A18
1023#define P_A18 P_UNDEF
1024#endif
1025
1026#ifndef P_A19
1027#define P_A19 P_UNDEF
1028#endif
1029
1030#ifndef P_A20
1031#define P_A20 P_UNDEF
1032#endif
1033
1034#ifndef P_A21
1035#define P_A21 P_UNDEF
1036#endif
1037
1038#ifndef P_A22
1039#define P_A22 P_UNDEF
1040#endif
1041
1042#ifndef P_A23
1043#define P_A23 P_UNDEF
1044#endif
1045
1046#ifndef P_A24
1047#define P_A24 P_UNDEF
1048#endif
1049
1050#ifndef P_A25
1051#define P_A25 P_UNDEF
1052#endif
1053
1054#ifndef P_NOR_CLK
1055#define P_NOR_CLK P_UNDEF
1056#endif
1057
1058#ifndef P_TMRCLK
1059#define P_TMRCLK P_UNDEF
1060#endif
1061
1062#ifndef P_AMC_ARDY_NOR_WAIT
1063#define P_AMC_ARDY_NOR_WAIT P_UNDEF
1064#endif
1065
1066#ifndef P_NAND_CE
1067#define P_NAND_CE P_UNDEF
1068#endif
1069
1070#ifndef P_NAND_RB
1071#define P_NAND_RB P_UNDEF
1072#endif
1073
1074#ifndef P_ATAPI_DIOR
1075#define P_ATAPI_DIOR P_UNDEF
1076#endif
1077
1078#ifndef P_ATAPI_DIOW
1079#define P_ATAPI_DIOW P_UNDEF
1080#endif
1081
1082#ifndef P_ATAPI_CS0
1083#define P_ATAPI_CS0 P_UNDEF
1084#endif
1085
1086#ifndef P_ATAPI_CS1
1087#define P_ATAPI_CS1 P_UNDEF
1088#endif
1089
1090#ifndef P_ATAPI_DMACK
1091#define P_ATAPI_DMACK P_UNDEF
1092#endif
1093
1094#ifndef P_ATAPI_DMARQ
1095#define P_ATAPI_DMARQ P_UNDEF
1096#endif
1097
1098#ifndef P_ATAPI_INTRQ
1099#define P_ATAPI_INTRQ P_UNDEF
1100#endif
1101
1102#ifndef P_ATAPI_IORDY
1103#define P_ATAPI_IORDY P_UNDEF
1104#endif
1105
1106#ifndef P_AMC_BR
1107#define P_AMC_BR P_UNDEF
1108#endif
1109
1110#ifndef P_AMC_BG
1111#define P_AMC_BG P_UNDEF
1112#endif
1113
1114#ifndef P_AMC_BGH
1115#define P_AMC_BGH P_UNDEF
1116#endif
1117
1118/* EMAC */
1119
1120#ifndef P_MII0_ETxD0
1121#define P_MII0_ETxD0 P_UNDEF
1122#endif
1123
1124#ifndef P_MII0_ETxD1
1125#define P_MII0_ETxD1 P_UNDEF
1126#endif
1127
1128#ifndef P_MII0_ETxD2
1129#define P_MII0_ETxD2 P_UNDEF
1130#endif
1131
1132#ifndef P_MII0_ETxD3
1133#define P_MII0_ETxD3 P_UNDEF
1134#endif
1135
1136#ifndef P_MII0_ETxEN
1137#define P_MII0_ETxEN P_UNDEF
1138#endif
1139
1140#ifndef P_MII0_TxCLK
1141#define P_MII0_TxCLK P_UNDEF
1142#endif
1143
1144#ifndef P_MII0_PHYINT
1145#define P_MII0_PHYINT P_UNDEF
1146#endif
1147
1148#ifndef P_MII0_COL
1149#define P_MII0_COL P_UNDEF
1150#endif
1151
1152#ifndef P_MII0_ERxD0
1153#define P_MII0_ERxD0 P_UNDEF
1154#endif
1155
1156#ifndef P_MII0_ERxD1
1157#define P_MII0_ERxD1 P_UNDEF
1158#endif
1159
1160#ifndef P_MII0_ERxD2
1161#define P_MII0_ERxD2 P_UNDEF
1162#endif
1163
1164#ifndef P_MII0_ERxD3
1165#define P_MII0_ERxD3 P_UNDEF
1166#endif
1167
1168#ifndef P_MII0_ERxDV
1169#define P_MII0_ERxDV P_UNDEF
1170#endif
1171
1172#ifndef P_MII0_ERxCLK
1173#define P_MII0_ERxCLK P_UNDEF
1174#endif
1175
1176#ifndef P_MII0_ERxER
1177#define P_MII0_ERxER P_UNDEF
1178#endif
1179
1180#ifndef P_MII0_CRS
1181#define P_MII0_CRS P_UNDEF
1182#endif
1183
1184#ifndef P_RMII0_REF_CLK
1185#define P_RMII0_REF_CLK P_UNDEF
1186#endif
1187
1188#ifndef P_RMII0_MDINT
1189#define P_RMII0_MDINT P_UNDEF
1190#endif
1191
1192#ifndef P_RMII0_CRS_DV
1193#define P_RMII0_CRS_DV P_UNDEF
1194#endif
1195
1196#ifndef P_MDC
1197#define P_MDC P_UNDEF
1198#endif
1199
1200#ifndef P_MDIO
1201#define P_MDIO P_UNDEF
1202#endif
1203
1204#endif                          /* _PORTMUX_H_ */
1205