1/****************************************************************************/ 2 3/* 4 * m53xxsim.h -- ColdFire 5329 registers 5 */ 6 7/****************************************************************************/ 8#ifndef m53xxsim_h 9#define m53xxsim_h 10/****************************************************************************/ 11 12#define CPU_NAME "COLDFIRE(m53xx)" 13#define CPU_INSTR_PER_JIFFY 3 14#define MCF_BUSCLK (MCF_CLK / 3) 15 16#include <asm/m53xxacr.h> 17 18#define MCFINT_VECBASE 64 19#define MCFINT_UART0 26 /* Interrupt number for UART0 */ 20#define MCFINT_UART1 27 /* Interrupt number for UART1 */ 21#define MCFINT_UART2 28 /* Interrupt number for UART2 */ 22#define MCFINT_I2C0 30 /* Interrupt number for I2C */ 23#define MCFINT_QSPI 31 /* Interrupt number for QSPI */ 24#define MCFINT_FECRX0 36 /* Interrupt number for FEC */ 25#define MCFINT_FECTX0 40 /* Interrupt number for FEC */ 26#define MCFINT_FECENTC0 42 /* Interrupt number for FEC */ 27 28#define MCF_IRQ_UART0 (MCFINT_VECBASE + MCFINT_UART0) 29#define MCF_IRQ_UART1 (MCFINT_VECBASE + MCFINT_UART1) 30#define MCF_IRQ_UART2 (MCFINT_VECBASE + MCFINT_UART2) 31 32#define MCF_IRQ_FECRX0 (MCFINT_VECBASE + MCFINT_FECRX0) 33#define MCF_IRQ_FECTX0 (MCFINT_VECBASE + MCFINT_FECTX0) 34#define MCF_IRQ_FECENTC0 (MCFINT_VECBASE + MCFINT_FECENTC0) 35 36#define MCF_IRQ_I2C0 (MCFINT_VECBASE + MCFINT_I2C0) 37#define MCF_IRQ_QSPI (MCFINT_VECBASE + MCFINT_QSPI) 38 39#define MCF_WTM_WCR 0xFC098000 40 41/* 42 * Define the 532x SIM register set addresses. 43 */ 44#define MCFSIM_IPRL 0xFC048004 45#define MCFSIM_IPRH 0xFC048000 46#define MCFSIM_IPR MCFSIM_IPRL 47#define MCFSIM_IMRL 0xFC04800C 48#define MCFSIM_IMRH 0xFC048008 49#define MCFSIM_IMR MCFSIM_IMRL 50#define MCFSIM_ICR0 0xFC048040 51#define MCFSIM_ICR1 0xFC048041 52#define MCFSIM_ICR2 0xFC048042 53#define MCFSIM_ICR3 0xFC048043 54#define MCFSIM_ICR4 0xFC048044 55#define MCFSIM_ICR5 0xFC048045 56#define MCFSIM_ICR6 0xFC048046 57#define MCFSIM_ICR7 0xFC048047 58#define MCFSIM_ICR8 0xFC048048 59#define MCFSIM_ICR9 0xFC048049 60#define MCFSIM_ICR10 0xFC04804A 61#define MCFSIM_ICR11 0xFC04804B 62 63/* 64 * Some symbol defines for the above... 65 */ 66#define MCFSIM_SWDICR MCFSIM_ICR0 /* Watchdog timer ICR */ 67#define MCFSIM_TIMER1ICR MCFSIM_ICR1 /* Timer 1 ICR */ 68#define MCFSIM_TIMER2ICR MCFSIM_ICR2 /* Timer 2 ICR */ 69#define MCFSIM_UART1ICR MCFSIM_ICR4 /* UART 1 ICR */ 70#define MCFSIM_UART2ICR MCFSIM_ICR5 /* UART 2 ICR */ 71#define MCFSIM_DMA0ICR MCFSIM_ICR6 /* DMA 0 ICR */ 72#define MCFSIM_DMA1ICR MCFSIM_ICR7 /* DMA 1 ICR */ 73#define MCFSIM_DMA2ICR MCFSIM_ICR8 /* DMA 2 ICR */ 74#define MCFSIM_DMA3ICR MCFSIM_ICR9 /* DMA 3 ICR */ 75 76 77#define MCFINTC0_SIMR 0xFC04801C 78#define MCFINTC0_CIMR 0xFC04801D 79#define MCFINTC0_ICR0 0xFC048040 80#define MCFINTC1_SIMR 0xFC04C01C 81#define MCFINTC1_CIMR 0xFC04C01D 82#define MCFINTC1_ICR0 0xFC04C040 83#define MCFINTC2_SIMR (0) 84#define MCFINTC2_CIMR (0) 85#define MCFINTC2_ICR0 (0) 86 87#define MCFSIM_ICR_TIMER1 (0xFC048040+32) 88#define MCFSIM_ICR_TIMER2 (0xFC048040+33) 89 90/* 91 * Define system peripheral IRQ usage. 92 */ 93#define MCF_IRQ_TIMER (64 + 32) /* Timer0 */ 94#define MCF_IRQ_PROFILER (64 + 33) /* Timer1 */ 95 96/* 97 * UART module. 98 */ 99#define MCFUART_BASE0 0xFC060000 /* Base address of UART1 */ 100#define MCFUART_BASE1 0xFC064000 /* Base address of UART2 */ 101#define MCFUART_BASE2 0xFC068000 /* Base address of UART3 */ 102 103/* 104 * FEC module. 105 */ 106#define MCFFEC_BASE0 0xFC030000 /* Base address of FEC0 */ 107#define MCFFEC_SIZE0 0x800 /* Size of FEC0 region */ 108 109/* 110 * QSPI module. 111 */ 112#define MCFQSPI_BASE 0xFC05C000 /* Base address of QSPI */ 113#define MCFQSPI_SIZE 0x40 /* Size of QSPI region */ 114 115#define MCFQSPI_CS0 84 116#define MCFQSPI_CS1 85 117#define MCFQSPI_CS2 86 118 119/* 120 * Timer module. 121 */ 122#define MCFTIMER_BASE1 0xFC070000 /* Base address of TIMER1 */ 123#define MCFTIMER_BASE2 0xFC074000 /* Base address of TIMER2 */ 124#define MCFTIMER_BASE3 0xFC078000 /* Base address of TIMER3 */ 125#define MCFTIMER_BASE4 0xFC07C000 /* Base address of TIMER4 */ 126 127/********************************************************************* 128 * 129 * Reset Controller Module 130 * 131 *********************************************************************/ 132 133#define MCF_RCR 0xFC0A0000 134#define MCF_RSR 0xFC0A0001 135 136#define MCF_RCR_SWRESET 0x80 /* Software reset bit */ 137#define MCF_RCR_FRCSTOUT 0x40 /* Force external reset */ 138 139 140/* 141 * Power Management 142 */ 143#define MCFPM_WCR 0xfc040013 144#define MCFPM_PPMSR0 0xfc04002c 145#define MCFPM_PPMCR0 0xfc04002d 146#define MCFPM_PPMSR1 0xfc04002e 147#define MCFPM_PPMCR1 0xfc04002f 148#define MCFPM_PPMHR0 0xfc040030 149#define MCFPM_PPMLR0 0xfc040034 150#define MCFPM_PPMHR1 0xfc040038 151#define MCFPM_LPCR 0xec090007 152 153/* 154 * The M5329EVB board needs a help getting its devices initialized 155 * at kernel start time if dBUG doesn't set it up (for example 156 * it is not used), so we need to do it manually. 157 */ 158#ifdef __ASSEMBLER__ 159.macro m5329EVB_setup 160 movel #0xFC098000, %a7 161 movel #0x0, (%a7) 162#define CORE_SRAM 0x80000000 163#define CORE_SRAM_SIZE 0x8000 164 movel #CORE_SRAM, %d0 165 addl #0x221, %d0 166 movec %d0,%RAMBAR1 167 movel #CORE_SRAM, %sp 168 addl #CORE_SRAM_SIZE, %sp 169 jsr sysinit 170.endm 171#define PLATFORM_SETUP m5329EVB_setup 172 173#endif /* __ASSEMBLER__ */ 174 175/********************************************************************* 176 * 177 * Chip Configuration Module (CCM) 178 * 179 *********************************************************************/ 180 181/* Register read/write macros */ 182#define MCF_CCM_CCR 0xFC0A0004 183#define MCF_CCM_RCON 0xFC0A0008 184#define MCF_CCM_CIR 0xFC0A000A 185#define MCF_CCM_MISCCR 0xFC0A0010 186#define MCF_CCM_CDR 0xFC0A0012 187#define MCF_CCM_UHCSR 0xFC0A0014 188#define MCF_CCM_UOCSR 0xFC0A0016 189 190/* Bit definitions and macros for MCF_CCM_CCR */ 191#define MCF_CCM_CCR_RESERVED (0x0001) 192#define MCF_CCM_CCR_PLL_MODE (0x0003) 193#define MCF_CCM_CCR_OSC_MODE (0x0005) 194#define MCF_CCM_CCR_BOOTPS(x) (((x)&0x0003)<<3|0x0001) 195#define MCF_CCM_CCR_LOAD (0x0021) 196#define MCF_CCM_CCR_LIMP (0x0041) 197#define MCF_CCM_CCR_CSC(x) (((x)&0x0003)<<8|0x0001) 198 199/* Bit definitions and macros for MCF_CCM_RCON */ 200#define MCF_CCM_RCON_RESERVED (0x0001) 201#define MCF_CCM_RCON_PLL_MODE (0x0003) 202#define MCF_CCM_RCON_OSC_MODE (0x0005) 203#define MCF_CCM_RCON_BOOTPS(x) (((x)&0x0003)<<3|0x0001) 204#define MCF_CCM_RCON_LOAD (0x0021) 205#define MCF_CCM_RCON_LIMP (0x0041) 206#define MCF_CCM_RCON_CSC(x) (((x)&0x0003)<<8|0x0001) 207 208/* Bit definitions and macros for MCF_CCM_CIR */ 209#define MCF_CCM_CIR_PRN(x) (((x)&0x003F)<<0) 210#define MCF_CCM_CIR_PIN(x) (((x)&0x03FF)<<6) 211 212/* Bit definitions and macros for MCF_CCM_MISCCR */ 213#define MCF_CCM_MISCCR_USBSRC (0x0001) 214#define MCF_CCM_MISCCR_USBDIV (0x0002) 215#define MCF_CCM_MISCCR_SSI_SRC (0x0010) 216#define MCF_CCM_MISCCR_TIM_DMA (0x0020) 217#define MCF_CCM_MISCCR_SSI_PUS (0x0040) 218#define MCF_CCM_MISCCR_SSI_PUE (0x0080) 219#define MCF_CCM_MISCCR_LCD_CHEN (0x0100) 220#define MCF_CCM_MISCCR_LIMP (0x1000) 221#define MCF_CCM_MISCCR_PLL_LOCK (0x2000) 222 223/* Bit definitions and macros for MCF_CCM_CDR */ 224#define MCF_CCM_CDR_SSIDIV(x) (((x)&0x000F)<<0) 225#define MCF_CCM_CDR_LPDIV(x) (((x)&0x000F)<<8) 226 227/* Bit definitions and macros for MCF_CCM_UHCSR */ 228#define MCF_CCM_UHCSR_XPDE (0x0001) 229#define MCF_CCM_UHCSR_UHMIE (0x0002) 230#define MCF_CCM_UHCSR_WKUP (0x0004) 231#define MCF_CCM_UHCSR_PORTIND(x) (((x)&0x0003)<<14) 232 233/* Bit definitions and macros for MCF_CCM_UOCSR */ 234#define MCF_CCM_UOCSR_XPDE (0x0001) 235#define MCF_CCM_UOCSR_UOMIE (0x0002) 236#define MCF_CCM_UOCSR_WKUP (0x0004) 237#define MCF_CCM_UOCSR_PWRFLT (0x0008) 238#define MCF_CCM_UOCSR_SEND (0x0010) 239#define MCF_CCM_UOCSR_VVLD (0x0020) 240#define MCF_CCM_UOCSR_BVLD (0x0040) 241#define MCF_CCM_UOCSR_AVLD (0x0080) 242#define MCF_CCM_UOCSR_DPPU (0x0100) 243#define MCF_CCM_UOCSR_DCR_VBUS (0x0200) 244#define MCF_CCM_UOCSR_CRG_VBUS (0x0400) 245#define MCF_CCM_UOCSR_DRV_VBUS (0x0800) 246#define MCF_CCM_UOCSR_DMPD (0x1000) 247#define MCF_CCM_UOCSR_DPPD (0x2000) 248#define MCF_CCM_UOCSR_PORTIND(x) (((x)&0x0003)<<14) 249 250/********************************************************************* 251 * 252 * FlexBus Chip Selects (FBCS) 253 * 254 *********************************************************************/ 255 256/* Register read/write macros */ 257#define MCF_FBCS0_CSAR 0xFC008000 258#define MCF_FBCS0_CSMR 0xFC008004 259#define MCF_FBCS0_CSCR 0xFC008008 260#define MCF_FBCS1_CSAR 0xFC00800C 261#define MCF_FBCS1_CSMR 0xFC008010 262#define MCF_FBCS1_CSCR 0xFC008014 263#define MCF_FBCS2_CSAR 0xFC008018 264#define MCF_FBCS2_CSMR 0xFC00801C 265#define MCF_FBCS2_CSCR 0xFC008020 266#define MCF_FBCS3_CSAR 0xFC008024 267#define MCF_FBCS3_CSMR 0xFC008028 268#define MCF_FBCS3_CSCR 0xFC00802C 269#define MCF_FBCS4_CSAR 0xFC008030 270#define MCF_FBCS4_CSMR 0xFC008034 271#define MCF_FBCS4_CSCR 0xFC008038 272#define MCF_FBCS5_CSAR 0xFC00803C 273#define MCF_FBCS5_CSMR 0xFC008040 274#define MCF_FBCS5_CSCR 0xFC008044 275 276/* Bit definitions and macros for MCF_FBCS_CSAR */ 277#define MCF_FBCS_CSAR_BA(x) ((x)&0xFFFF0000) 278 279/* Bit definitions and macros for MCF_FBCS_CSMR */ 280#define MCF_FBCS_CSMR_V (0x00000001) 281#define MCF_FBCS_CSMR_WP (0x00000100) 282#define MCF_FBCS_CSMR_BAM(x) (((x)&0x0000FFFF)<<16) 283#define MCF_FBCS_CSMR_BAM_4G (0xFFFF0000) 284#define MCF_FBCS_CSMR_BAM_2G (0x7FFF0000) 285#define MCF_FBCS_CSMR_BAM_1G (0x3FFF0000) 286#define MCF_FBCS_CSMR_BAM_1024M (0x3FFF0000) 287#define MCF_FBCS_CSMR_BAM_512M (0x1FFF0000) 288#define MCF_FBCS_CSMR_BAM_256M (0x0FFF0000) 289#define MCF_FBCS_CSMR_BAM_128M (0x07FF0000) 290#define MCF_FBCS_CSMR_BAM_64M (0x03FF0000) 291#define MCF_FBCS_CSMR_BAM_32M (0x01FF0000) 292#define MCF_FBCS_CSMR_BAM_16M (0x00FF0000) 293#define MCF_FBCS_CSMR_BAM_8M (0x007F0000) 294#define MCF_FBCS_CSMR_BAM_4M (0x003F0000) 295#define MCF_FBCS_CSMR_BAM_2M (0x001F0000) 296#define MCF_FBCS_CSMR_BAM_1M (0x000F0000) 297#define MCF_FBCS_CSMR_BAM_1024K (0x000F0000) 298#define MCF_FBCS_CSMR_BAM_512K (0x00070000) 299#define MCF_FBCS_CSMR_BAM_256K (0x00030000) 300#define MCF_FBCS_CSMR_BAM_128K (0x00010000) 301#define MCF_FBCS_CSMR_BAM_64K (0x00000000) 302 303/* Bit definitions and macros for MCF_FBCS_CSCR */ 304#define MCF_FBCS_CSCR_BSTW (0x00000008) 305#define MCF_FBCS_CSCR_BSTR (0x00000010) 306#define MCF_FBCS_CSCR_BEM (0x00000020) 307#define MCF_FBCS_CSCR_PS(x) (((x)&0x00000003)<<6) 308#define MCF_FBCS_CSCR_AA (0x00000100) 309#define MCF_FBCS_CSCR_SBM (0x00000200) 310#define MCF_FBCS_CSCR_WS(x) (((x)&0x0000003F)<<10) 311#define MCF_FBCS_CSCR_WRAH(x) (((x)&0x00000003)<<16) 312#define MCF_FBCS_CSCR_RDAH(x) (((x)&0x00000003)<<18) 313#define MCF_FBCS_CSCR_ASET(x) (((x)&0x00000003)<<20) 314#define MCF_FBCS_CSCR_SWSEN (0x00800000) 315#define MCF_FBCS_CSCR_SWS(x) (((x)&0x0000003F)<<26) 316#define MCF_FBCS_CSCR_PS_8 (0x0040) 317#define MCF_FBCS_CSCR_PS_16 (0x0080) 318#define MCF_FBCS_CSCR_PS_32 (0x0000) 319 320/********************************************************************* 321 * 322 * General Purpose I/O (GPIO) 323 * 324 *********************************************************************/ 325 326/* Register read/write macros */ 327#define MCFGPIO_PODR_FECH (0xFC0A4000) 328#define MCFGPIO_PODR_FECL (0xFC0A4001) 329#define MCFGPIO_PODR_SSI (0xFC0A4002) 330#define MCFGPIO_PODR_BUSCTL (0xFC0A4003) 331#define MCFGPIO_PODR_BE (0xFC0A4004) 332#define MCFGPIO_PODR_CS (0xFC0A4005) 333#define MCFGPIO_PODR_PWM (0xFC0A4006) 334#define MCFGPIO_PODR_FECI2C (0xFC0A4007) 335#define MCFGPIO_PODR_UART (0xFC0A4009) 336#define MCFGPIO_PODR_QSPI (0xFC0A400A) 337#define MCFGPIO_PODR_TIMER (0xFC0A400B) 338#define MCFGPIO_PODR_LCDDATAH (0xFC0A400D) 339#define MCFGPIO_PODR_LCDDATAM (0xFC0A400E) 340#define MCFGPIO_PODR_LCDDATAL (0xFC0A400F) 341#define MCFGPIO_PODR_LCDCTLH (0xFC0A4010) 342#define MCFGPIO_PODR_LCDCTLL (0xFC0A4011) 343#define MCFGPIO_PDDR_FECH (0xFC0A4014) 344#define MCFGPIO_PDDR_FECL (0xFC0A4015) 345#define MCFGPIO_PDDR_SSI (0xFC0A4016) 346#define MCFGPIO_PDDR_BUSCTL (0xFC0A4017) 347#define MCFGPIO_PDDR_BE (0xFC0A4018) 348#define MCFGPIO_PDDR_CS (0xFC0A4019) 349#define MCFGPIO_PDDR_PWM (0xFC0A401A) 350#define MCFGPIO_PDDR_FECI2C (0xFC0A401B) 351#define MCFGPIO_PDDR_UART (0xFC0A401C) 352#define MCFGPIO_PDDR_QSPI (0xFC0A401E) 353#define MCFGPIO_PDDR_TIMER (0xFC0A401F) 354#define MCFGPIO_PDDR_LCDDATAH (0xFC0A4021) 355#define MCFGPIO_PDDR_LCDDATAM (0xFC0A4022) 356#define MCFGPIO_PDDR_LCDDATAL (0xFC0A4023) 357#define MCFGPIO_PDDR_LCDCTLH (0xFC0A4024) 358#define MCFGPIO_PDDR_LCDCTLL (0xFC0A4025) 359#define MCFGPIO_PPDSDR_FECH (0xFC0A4028) 360#define MCFGPIO_PPDSDR_FECL (0xFC0A4029) 361#define MCFGPIO_PPDSDR_SSI (0xFC0A402A) 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definitions and macros for MCF_GPIO_PDDR_BUSCTL */ 565#define MCF_GPIO_PDDR_BUSCTL_POSDR_BUSCTL0 (0x01) 566#define MCF_GPIO_PDDR_BUSCTL_PDDR_BUSCTL1 (0x02) 567#define MCF_GPIO_PDDR_BUSCTL_PDDR_BUSCTL2 (0x04) 568#define MCF_GPIO_PDDR_BUSCTL_PDDR_BUSCTL3 (0x08) 569 570/* Bit definitions and macros for MCF_GPIO_PDDR_BE */ 571#define MCF_GPIO_PDDR_BE_PDDR_BE0 (0x01) 572#define MCF_GPIO_PDDR_BE_PDDR_BE1 (0x02) 573#define MCF_GPIO_PDDR_BE_PDDR_BE2 (0x04) 574#define MCF_GPIO_PDDR_BE_PDDR_BE3 (0x08) 575 576/* Bit definitions and macros for MCF_GPIO_PDDR_CS */ 577#define MCF_GPIO_PDDR_CS_PDDR_CS1 (0x02) 578#define MCF_GPIO_PDDR_CS_PDDR_CS2 (0x04) 579#define MCF_GPIO_PDDR_CS_PDDR_CS3 (0x08) 580#define MCF_GPIO_PDDR_CS_PDDR_CS4 (0x10) 581#define MCF_GPIO_PDDR_CS_PDDR_CS5 (0x20) 582 583/* Bit definitions and macros for MCF_GPIO_PDDR_PWM */ 584#define MCF_GPIO_PDDR_PWM_PDDR_PWM2 (0x04) 585#define MCF_GPIO_PDDR_PWM_PDDR_PWM3 (0x08) 586#define MCF_GPIO_PDDR_PWM_PDDR_PWM4 (0x10) 587#define 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Bit definitions and macros for MCF_GPIO_PPDSDR_UART */ 715#define MCF_GPIO_PPDSDR_UART_PPDSDR_UART0 (0x01) 716#define MCF_GPIO_PPDSDR_UART_PPDSDR_UART1 (0x02) 717#define MCF_GPIO_PPDSDR_UART_PPDSDR_UART2 (0x04) 718#define MCF_GPIO_PPDSDR_UART_PPDSDR_UART3 (0x08) 719#define MCF_GPIO_PPDSDR_UART_PPDSDR_UART4 (0x10) 720#define MCF_GPIO_PPDSDR_UART_PPDSDR_UART5 (0x20) 721#define MCF_GPIO_PPDSDR_UART_PPDSDR_UART6 (0x40) 722#define MCF_GPIO_PPDSDR_UART_PPDSDR_UART7 (0x80) 723 724/* Bit definitions and macros for MCF_GPIO_PPDSDR_QSPI */ 725#define MCF_GPIO_PPDSDR_QSPI_PPDSDR_QSPI0 (0x01) 726#define MCF_GPIO_PPDSDR_QSPI_PPDSDR_QSPI1 (0x02) 727#define MCF_GPIO_PPDSDR_QSPI_PPDSDR_QSPI2 (0x04) 728#define MCF_GPIO_PPDSDR_QSPI_PPDSDR_QSPI3 (0x08) 729#define MCF_GPIO_PPDSDR_QSPI_PPDSDR_QSPI4 (0x10) 730#define MCF_GPIO_PPDSDR_QSPI_PPDSDR_QSPI5 (0x20) 731 732/* Bit definitions and macros for MCF_GPIO_PPDSDR_TIMER */ 733#define MCF_GPIO_PPDSDR_TIMER_PPDSDR_TIMER0 (0x01) 734#define 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MCF_GPIO_PAR_SSI */ 962#define MCF_GPIO_PAR_SSI_PAR_MCLK (0x0080) 963#define MCF_GPIO_PAR_SSI_PAR_TXD(x) (((x)&0x0003)<<8) 964#define MCF_GPIO_PAR_SSI_PAR_RXD(x) (((x)&0x0003)<<10) 965#define MCF_GPIO_PAR_SSI_PAR_FS(x) (((x)&0x0003)<<12) 966#define MCF_GPIO_PAR_SSI_PAR_BCLK(x) (((x)&0x0003)<<14) 967 968/* Bit definitions and macros for MCF_GPIO_PAR_UART */ 969#define MCF_GPIO_PAR_UART_PAR_UTXD0 (0x0001) 970#define MCF_GPIO_PAR_UART_PAR_URXD0 (0x0002) 971#define MCF_GPIO_PAR_UART_PAR_URTS0 (0x0004) 972#define MCF_GPIO_PAR_UART_PAR_UCTS0 (0x0008) 973#define MCF_GPIO_PAR_UART_PAR_UTXD1(x) (((x)&0x0003)<<4) 974#define MCF_GPIO_PAR_UART_PAR_URXD1(x) (((x)&0x0003)<<6) 975#define MCF_GPIO_PAR_UART_PAR_URTS1(x) (((x)&0x0003)<<8) 976#define MCF_GPIO_PAR_UART_PAR_UCTS1(x) (((x)&0x0003)<<10) 977#define MCF_GPIO_PAR_UART_PAR_UCTS1_GPIO (0x0000) 978#define MCF_GPIO_PAR_UART_PAR_UCTS1_SSI_BCLK (0x0800) 979#define MCF_GPIO_PAR_UART_PAR_UCTS1_ULPI_D7 (0x0400) 980#define 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