1/* 2 * Copyright (C) 2017 Advanced Micro Devices, Inc. 3 * 4 * Permission is hereby granted, free of charge, to any person obtaining a 5 * copy of this software and associated documentation files (the "Software"), 6 * to deal in the Software without restriction, including without limitation 7 * the rights to use, copy, modify, merge, publish, distribute, sublicense, 8 * and/or sell copies of the Software, and to permit persons to whom the 9 * Software is furnished to do so, subject to the following conditions: 10 * 11 * The above copyright notice and this permission notice shall be included 12 * in all copies or substantial portions of the Software. 13 * 14 * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS 15 * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY, 16 * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL 17 * THE COPYRIGHT HOLDER(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN 18 * AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN 19 * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE. 20 */ 21#ifndef _nbio_7_0_OFFSET_HEADER 22#define _nbio_7_0_OFFSET_HEADER 23 24 25 26// addressBlock: nbio_iohub_nb_nbcfg_nb_cfgdec 27// base address: 0x0 28#define cfgNB_NBCFG0_NB_VENDOR_ID 0x0000 29#define cfgNB_NBCFG0_NB_DEVICE_ID 0x0002 30#define cfgNB_NBCFG0_NB_COMMAND 0x0004 31#define cfgNB_NBCFG0_NB_STATUS 0x0006 32#define cfgNB_NBCFG0_NB_REVISION_ID 0x0008 33#define cfgNB_NBCFG0_NB_REGPROG_INF 0x0009 34#define cfgNB_NBCFG0_NB_SUB_CLASS 0x000a 35#define cfgNB_NBCFG0_NB_BASE_CODE 0x000b 36#define cfgNB_NBCFG0_NB_CACHE_LINE 0x000c 37#define cfgNB_NBCFG0_NB_LATENCY 0x000d 38#define cfgNB_NBCFG0_NB_HEADER 0x000e 39#define cfgNB_NBCFG0_NB_ADAPTER_ID 0x002c 40#define cfgNB_NBCFG0_NB_CAPABILITIES_PTR 0x0034 41#define cfgNB_NBCFG0_NB_HEADER_W 0x0048 42#define cfgNB_NBCFG0_NB_PCI_CTRL 0x004c 43#define cfgNB_NBCFG0_NB_ADAPTER_ID_W 0x0050 44#define cfgNB_NBCFG0_NB_SMN_INDEX_EXTENSION_0 0x005c 45#define cfgNB_NBCFG0_NB_SMN_INDEX_0 0x0060 46#define cfgNB_NBCFG0_NB_SMN_DATA_0 0x0064 47#define cfgNB_NBCFG0_NBCFG_SCRATCH_0 0x0068 48#define cfgNB_NBCFG0_NBCFG_SCRATCH_1 0x006c 49#define cfgNB_NBCFG0_NBCFG_SCRATCH_2 0x0070 50#define cfgNB_NBCFG0_NBCFG_SCRATCH_3 0x0074 51#define cfgNB_NBCFG0_NBCFG_SCRATCH_4 0x0078 52#define cfgNB_NBCFG0_NB_PCI_ARB 0x0084 53#define cfgNB_NBCFG0_NB_DRAM_SLOT1_BASE 0x0088 54#define cfgNB_NBCFG0_NB_TOP_OF_DRAM_SLOT1 0x0090 55#define cfgNB_NBCFG0_NB_SMN_INDEX_EXTENSION_1 0x009c 56#define cfgNB_NBCFG0_NB_SMN_INDEX_1 0x00a0 57#define cfgNB_NBCFG0_NB_SMN_DATA_1 0x00a4 58#define cfgNB_NBCFG0_NB_INDEX_DATA_MUTEX0 0x00a8 59#define cfgNB_NBCFG0_NB_INDEX_DATA_MUTEX1 0x00ac 60#define cfgNB_NBCFG0_NB_SMN_INDEX_EXTENSION_2 0x00b4 61#define cfgNB_NBCFG0_NB_SMN_INDEX_2 0x00b8 62#define cfgNB_NBCFG0_NB_SMN_DATA_2 0x00bc 63#define cfgNB_NBCFG0_NB_SMN_INDEX_EXTENSION_3 0x00c0 64#define cfgNB_NBCFG0_NB_SMN_INDEX_3 0x00c4 65#define cfgNB_NBCFG0_NB_SMN_DATA_3 0x00c8 66#define cfgNB_NBCFG0_NB_SMN_INDEX_EXTENSION_4 0x00cc 67#define cfgNB_NBCFG0_NB_SMN_INDEX_4 0x00d0 68#define cfgNB_NBCFG0_NB_SMN_DATA_4 0x00d4 69#define cfgNB_NBCFG0_NB_SMN_INDEX_EXTENSION_5 0x00dc 70#define cfgNB_NBCFG0_NB_SMN_INDEX_5 0x00e0 71#define cfgNB_NBCFG0_NB_SMN_DATA_5 0x00e4 72#define cfgNB_NBCFG0_NB_PERF_CNT_CTRL 0x00f4 73#define cfgNB_NBCFG0_NB_SMN_INDEX_6 0x00f8 74#define cfgNB_NBCFG0_NB_SMN_DATA_6 0x00fc 75 76 77// addressBlock: nbio_iohub_iommu_l2_iommul2cfg 78// base address: 0x0 79#define cfgIOMMU_L2_0_IOMMU_VENDOR_ID 0x0000 80#define cfgIOMMU_L2_0_IOMMU_DEVICE_ID 0x0002 81#define cfgIOMMU_L2_0_IOMMU_COMMAND 0x0004 82#define cfgIOMMU_L2_0_IOMMU_STATUS 0x0006 83#define cfgIOMMU_L2_0_IOMMU_REVISION_ID 0x0008 84#define cfgIOMMU_L2_0_IOMMU_REGPROG_INF 0x0009 85#define cfgIOMMU_L2_0_IOMMU_SUB_CLASS 0x000a 86#define cfgIOMMU_L2_0_IOMMU_BASE_CODE 0x000b 87#define cfgIOMMU_L2_0_IOMMU_CACHE_LINE 0x000c 88#define cfgIOMMU_L2_0_IOMMU_LATENCY 0x000d 89#define cfgIOMMU_L2_0_IOMMU_HEADER 0x000e 90#define cfgIOMMU_L2_0_IOMMU_BIST 0x000f 91#define cfgIOMMU_L2_0_IOMMU_ADAPTER_ID 0x002c 92#define cfgIOMMU_L2_0_IOMMU_CAPABILITIES_PTR 0x0034 93#define cfgIOMMU_L2_0_IOMMU_INTERRUPT_LINE 0x003c 94#define cfgIOMMU_L2_0_IOMMU_INTERRUPT_PIN 0x003d 95#define cfgIOMMU_L2_0_IOMMU_CAP_HEADER 0x0040 96#define cfgIOMMU_L2_0_IOMMU_CAP_BASE_LO 0x0044 97#define cfgIOMMU_L2_0_IOMMU_CAP_BASE_HI 0x0048 98#define cfgIOMMU_L2_0_IOMMU_CAP_RANGE 0x004c 99#define cfgIOMMU_L2_0_IOMMU_CAP_MISC 0x0050 100#define cfgIOMMU_L2_0_IOMMU_CAP_MISC_1 0x0054 101#define cfgIOMMU_L2_0_IOMMU_MSI_CAP 0x0064 102#define cfgIOMMU_L2_0_IOMMU_MSI_ADDR_LO 0x0068 103#define cfgIOMMU_L2_0_IOMMU_MSI_ADDR_HI 0x006c 104#define cfgIOMMU_L2_0_IOMMU_MSI_DATA 0x0070 105#define cfgIOMMU_L2_0_IOMMU_MSI_MAPPING_CAP 0x0074 106#define cfgIOMMU_L2_0_IOMMU_ADAPTER_ID_W 0x0078 107#define cfgIOMMU_L2_0_IOMMU_CONTROL_W 0x007c 108#define cfgIOMMU_L2_0_IOMMU_MMIO_CONTROL0_W 0x0080 109#define cfgIOMMU_L2_0_IOMMU_MMIO_CONTROL1_W 0x0084 110#define cfgIOMMU_L2_0_IOMMU_RANGE_W 0x0088 111#define cfgIOMMU_L2_0_IOMMU_DSFX_CONTROL 0x008c 112#define cfgIOMMU_L2_0_IOMMU_DSSX_DUMMY_0 0x0090 113#define cfgIOMMU_L2_0_IOMMU_DSCX_DUMMY_0 0x0094 114#define cfgIOMMU_L2_0_L2B_POISON_DVM_CNTRL 0x0098 115#define cfgIOMMU_L2_0_L2_IOHC_DmaReq_Stall_Control 0x009c 116#define cfgIOMMU_L2_0_IOHC_L2_HostRsp_Stall_Control 0x00a0 117#define cfgIOMMU_L2_0_SMMU_MMIO_IDR0_W 0x00a4 118#define cfgIOMMU_L2_0_SMMU_MMIO_IDR1_W 0x00a8 119#define cfgIOMMU_L2_0_SMMU_MMIO_IDR2_W 0x00ac 120#define cfgIOMMU_L2_0_SMMU_MMIO_IDR3_W 0x00b0 121#define cfgIOMMU_L2_0_SMMU_MMIO_IDR5_W 0x00b8 122#define cfgIOMMU_L2_0_SMMU_MMIO_IIDR_W 0x00bc 123#define cfgIOMMU_L2_0_SMMU_AIDR_W 0x00c0 124 125 126// addressBlock: nbio_nbif0_bif_cfg_dev0_rc_bifcfgdecp 127// base address: 0x0 128#define cfgBIF_CFG_DEV0_RC0_VENDOR_ID 0x0000 129#define cfgBIF_CFG_DEV0_RC0_DEVICE_ID 0x0002 130#define cfgBIF_CFG_DEV0_RC0_COMMAND 0x0004 131#define cfgBIF_CFG_DEV0_RC0_STATUS 0x0006 132#define cfgBIF_CFG_DEV0_RC0_REVISION_ID 0x0008 133#define cfgBIF_CFG_DEV0_RC0_PROG_INTERFACE 0x0009 134#define cfgBIF_CFG_DEV0_RC0_SUB_CLASS 0x000a 135#define cfgBIF_CFG_DEV0_RC0_BASE_CLASS 0x000b 136#define cfgBIF_CFG_DEV0_RC0_CACHE_LINE 0x000c 137#define cfgBIF_CFG_DEV0_RC0_LATENCY 0x000d 138#define cfgBIF_CFG_DEV0_RC0_HEADER 0x000e 139#define cfgBIF_CFG_DEV0_RC0_BIST 0x000f 140#define cfgBIF_CFG_DEV0_RC0_BASE_ADDR_1 0x0010 141#define cfgBIF_CFG_DEV0_RC0_SUB_BUS_NUMBER_LATENCY 0x0018 142#define cfgBIF_CFG_DEV0_RC0_IO_BASE_LIMIT 0x001c 143#define cfgBIF_CFG_DEV0_RC0_SECONDARY_STATUS 0x001e 144#define cfgBIF_CFG_DEV0_RC0_MEM_BASE_LIMIT 0x0020 145#define cfgBIF_CFG_DEV0_RC0_PREF_BASE_LIMIT 0x0024 146#define cfgBIF_CFG_DEV0_RC0_PREF_BASE_UPPER 0x0028 147#define cfgBIF_CFG_DEV0_RC0_PREF_LIMIT_UPPER 0x002c 148#define cfgBIF_CFG_DEV0_RC0_IO_BASE_LIMIT_HI 0x0030 149#define cfgBIF_CFG_DEV0_RC0_CAP_PTR 0x0034 150#define cfgBIF_CFG_DEV0_RC0_INTERRUPT_LINE 0x003c 151#define cfgBIF_CFG_DEV0_RC0_INTERRUPT_PIN 0x003d 152#define cfgBIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL 0x003e 153#define cfgBIF_CFG_DEV0_RC0_EXT_BRIDGE_CNTL 0x0040 154#define cfgBIF_CFG_DEV0_RC0_PMI_CAP_LIST 0x0050 155#define cfgBIF_CFG_DEV0_RC0_PMI_CAP 0x0052 156#define cfgBIF_CFG_DEV0_RC0_PMI_STATUS_CNTL 0x0054 157#define cfgBIF_CFG_DEV0_RC0_PCIE_CAP_LIST 0x0058 158#define cfgBIF_CFG_DEV0_RC0_PCIE_CAP 0x005a 159#define cfgBIF_CFG_DEV0_RC0_DEVICE_CAP 0x005c 160#define cfgBIF_CFG_DEV0_RC0_DEVICE_CNTL 0x0060 161#define cfgBIF_CFG_DEV0_RC0_DEVICE_STATUS 0x0062 162#define cfgBIF_CFG_DEV0_RC0_LINK_CAP 0x0064 163#define cfgBIF_CFG_DEV0_RC0_LINK_CNTL 0x0068 164#define cfgBIF_CFG_DEV0_RC0_LINK_STATUS 0x006a 165#define cfgBIF_CFG_DEV0_RC0_SLOT_CAP 0x006c 166#define cfgBIF_CFG_DEV0_RC0_SLOT_CNTL 0x0070 167#define cfgBIF_CFG_DEV0_RC0_SLOT_STATUS 0x0072 168#define cfgBIF_CFG_DEV0_RC0_ROOT_CNTL 0x0074 169#define cfgBIF_CFG_DEV0_RC0_ROOT_CAP 0x0076 170#define cfgBIF_CFG_DEV0_RC0_ROOT_STATUS 0x0078 171#define cfgBIF_CFG_DEV0_RC0_DEVICE_CAP2 0x007c 172#define cfgBIF_CFG_DEV0_RC0_DEVICE_CNTL2 0x0080 173#define cfgBIF_CFG_DEV0_RC0_DEVICE_STATUS2 0x0082 174#define cfgBIF_CFG_DEV0_RC0_LINK_CAP2 0x0084 175#define cfgBIF_CFG_DEV0_RC0_LINK_CNTL2 0x0088 176#define cfgBIF_CFG_DEV0_RC0_LINK_STATUS2 0x008a 177#define cfgBIF_CFG_DEV0_RC0_SLOT_CAP2 0x008c 178#define cfgBIF_CFG_DEV0_RC0_SLOT_CNTL2 0x0090 179#define cfgBIF_CFG_DEV0_RC0_SLOT_STATUS2 0x0092 180#define cfgBIF_CFG_DEV0_RC0_MSI_CAP_LIST 0x00a0 181#define cfgBIF_CFG_DEV0_RC0_MSI_MSG_CNTL 0x00a2 182#define cfgBIF_CFG_DEV0_RC0_MSI_MSG_ADDR_LO 0x00a4 183#define cfgBIF_CFG_DEV0_RC0_MSI_MSG_ADDR_HI 0x00a8 184#define cfgBIF_CFG_DEV0_RC0_MSI_MSG_DATA 0x00a8 185#define cfgBIF_CFG_DEV0_RC0_MSI_MSG_DATA_64 0x00ac 186#define cfgBIF_CFG_DEV0_RC0_SSID_CAP_LIST 0x00c0 187#define cfgBIF_CFG_DEV0_RC0_SSID_CAP 0x00c4 188#define cfgBIF_CFG_DEV0_RC0_MSI_MAP_CAP_LIST 0x00c8 189#define cfgBIF_CFG_DEV0_RC0_MSI_MAP_CAP 0x00ca 190#define cfgBIF_CFG_DEV0_RC0_MSI_MAP_ADDR_LO 0x00cc 191#define cfgBIF_CFG_DEV0_RC0_MSI_MAP_ADDR_HI 0x00d0 192#define cfgBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST 0x0100 193#define cfgBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC_HDR 0x0104 194#define cfgBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC1 0x0108 195#define cfgBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC2 0x010c 196#define cfgBIF_CFG_DEV0_RC0_PCIE_VC_ENH_CAP_LIST 0x0110 197#define cfgBIF_CFG_DEV0_RC0_PCIE_PORT_VC_CAP_REG1 0x0114 198#define cfgBIF_CFG_DEV0_RC0_PCIE_PORT_VC_CAP_REG2 0x0118 199#define cfgBIF_CFG_DEV0_RC0_PCIE_PORT_VC_CNTL 0x011c 200#define cfgBIF_CFG_DEV0_RC0_PCIE_PORT_VC_STATUS 0x011e 201#define cfgBIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CAP 0x0120 202#define cfgBIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CNTL 0x0124 203#define cfgBIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_STATUS 0x012a 204#define cfgBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CAP 0x012c 205#define cfgBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CNTL 0x0130 206#define cfgBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_STATUS 0x0136 207#define cfgBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST 0x0140 208#define cfgBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW1 0x0144 209#define cfgBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW2 0x0148 210#define cfgBIF_CFG_DEV0_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST 0x0150 211#define cfgBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_STATUS 0x0154 212#define cfgBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_MASK 0x0158 213#define cfgBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_SEVERITY 0x015c 214#define cfgBIF_CFG_DEV0_RC0_PCIE_CORR_ERR_STATUS 0x0160 215#define cfgBIF_CFG_DEV0_RC0_PCIE_CORR_ERR_MASK 0x0164 216#define cfgBIF_CFG_DEV0_RC0_PCIE_ADV_ERR_CAP_CNTL 0x0168 217#define cfgBIF_CFG_DEV0_RC0_PCIE_HDR_LOG0 0x016c 218#define cfgBIF_CFG_DEV0_RC0_PCIE_HDR_LOG1 0x0170 219#define cfgBIF_CFG_DEV0_RC0_PCIE_HDR_LOG2 0x0174 220#define cfgBIF_CFG_DEV0_RC0_PCIE_HDR_LOG3 0x0178 221#define cfgBIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_CMD 0x017c 222#define cfgBIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_STATUS 0x0180 223#define cfgBIF_CFG_DEV0_RC0_PCIE_ERR_SRC_ID 0x0184 224#define cfgBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG0 0x0188 225#define cfgBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG1 0x018c 226#define cfgBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG2 0x0190 227#define cfgBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG3 0x0194 228#define cfgBIF_CFG_DEV0_RC0_PCIE_SECONDARY_ENH_CAP_LIST 0x0270 229#define cfgBIF_CFG_DEV0_RC0_PCIE_LINK_CNTL3 0x0274 230#define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_ERROR_STATUS 0x0278 231#define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_0_EQUALIZATION_CNTL 0x027c 232#define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_1_EQUALIZATION_CNTL 0x027e 233#define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_2_EQUALIZATION_CNTL 0x0280 234#define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_3_EQUALIZATION_CNTL 0x0282 235#define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_4_EQUALIZATION_CNTL 0x0284 236#define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_5_EQUALIZATION_CNTL 0x0286 237#define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_6_EQUALIZATION_CNTL 0x0288 238#define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_7_EQUALIZATION_CNTL 0x028a 239#define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_8_EQUALIZATION_CNTL 0x028c 240#define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_9_EQUALIZATION_CNTL 0x028e 241#define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_10_EQUALIZATION_CNTL 0x0290 242#define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_11_EQUALIZATION_CNTL 0x0292 243#define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_12_EQUALIZATION_CNTL 0x0294 244#define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_13_EQUALIZATION_CNTL 0x0296 245#define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_14_EQUALIZATION_CNTL 0x0298 246#define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_15_EQUALIZATION_CNTL 0x029a 247#define cfgBIF_CFG_DEV0_RC0_PCIE_ACS_ENH_CAP_LIST 0x02a0 248#define cfgBIF_CFG_DEV0_RC0_PCIE_ACS_CAP 0x02a4 249#define cfgBIF_CFG_DEV0_RC0_PCIE_ACS_CNTL 0x02a6 250 251 252// addressBlock: nbio_nbif0_bif_cfg_dev1_rc_bifcfgdecp 253// base address: 0x0 254#define cfgBIF_CFG_DEV1_RC0_VENDOR_ID 0x0000 255#define cfgBIF_CFG_DEV1_RC0_DEVICE_ID 0x0002 256#define cfgBIF_CFG_DEV1_RC0_COMMAND 0x0004 257#define cfgBIF_CFG_DEV1_RC0_STATUS 0x0006 258#define cfgBIF_CFG_DEV1_RC0_REVISION_ID 0x0008 259#define cfgBIF_CFG_DEV1_RC0_PROG_INTERFACE 0x0009 260#define cfgBIF_CFG_DEV1_RC0_SUB_CLASS 0x000a 261#define cfgBIF_CFG_DEV1_RC0_BASE_CLASS 0x000b 262#define cfgBIF_CFG_DEV1_RC0_CACHE_LINE 0x000c 263#define cfgBIF_CFG_DEV1_RC0_LATENCY 0x000d 264#define cfgBIF_CFG_DEV1_RC0_HEADER 0x000e 265#define cfgBIF_CFG_DEV1_RC0_BIST 0x000f 266#define cfgBIF_CFG_DEV1_RC0_BASE_ADDR_1 0x0010 267#define cfgBIF_CFG_DEV1_RC0_SUB_BUS_NUMBER_LATENCY 0x0018 268#define cfgBIF_CFG_DEV1_RC0_IO_BASE_LIMIT 0x001c 269#define cfgBIF_CFG_DEV1_RC0_SECONDARY_STATUS 0x001e 270#define cfgBIF_CFG_DEV1_RC0_MEM_BASE_LIMIT 0x0020 271#define cfgBIF_CFG_DEV1_RC0_PREF_BASE_LIMIT 0x0024 272#define cfgBIF_CFG_DEV1_RC0_PREF_BASE_UPPER 0x0028 273#define cfgBIF_CFG_DEV1_RC0_PREF_LIMIT_UPPER 0x002c 274#define cfgBIF_CFG_DEV1_RC0_IO_BASE_LIMIT_HI 0x0030 275#define cfgBIF_CFG_DEV1_RC0_CAP_PTR 0x0034 276#define cfgBIF_CFG_DEV1_RC0_INTERRUPT_LINE 0x003c 277#define cfgBIF_CFG_DEV1_RC0_INTERRUPT_PIN 0x003d 278#define cfgBIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL 0x003e 279#define cfgBIF_CFG_DEV1_RC0_EXT_BRIDGE_CNTL 0x0040 280#define cfgBIF_CFG_DEV1_RC0_PMI_CAP_LIST 0x0050 281#define cfgBIF_CFG_DEV1_RC0_PMI_CAP 0x0052 282#define cfgBIF_CFG_DEV1_RC0_PMI_STATUS_CNTL 0x0054 283#define cfgBIF_CFG_DEV1_RC0_PCIE_CAP_LIST 0x0058 284#define cfgBIF_CFG_DEV1_RC0_PCIE_CAP 0x005a 285#define cfgBIF_CFG_DEV1_RC0_DEVICE_CAP 0x005c 286#define cfgBIF_CFG_DEV1_RC0_DEVICE_CNTL 0x0060 287#define cfgBIF_CFG_DEV1_RC0_DEVICE_STATUS 0x0062 288#define cfgBIF_CFG_DEV1_RC0_LINK_CAP 0x0064 289#define cfgBIF_CFG_DEV1_RC0_LINK_CNTL 0x0068 290#define cfgBIF_CFG_DEV1_RC0_LINK_STATUS 0x006a 291#define cfgBIF_CFG_DEV1_RC0_SLOT_CAP 0x006c 292#define cfgBIF_CFG_DEV1_RC0_SLOT_CNTL 0x0070 293#define cfgBIF_CFG_DEV1_RC0_SLOT_STATUS 0x0072 294#define cfgBIF_CFG_DEV1_RC0_ROOT_CNTL 0x0074 295#define cfgBIF_CFG_DEV1_RC0_ROOT_CAP 0x0076 296#define cfgBIF_CFG_DEV1_RC0_ROOT_STATUS 0x0078 297#define cfgBIF_CFG_DEV1_RC0_DEVICE_CAP2 0x007c 298#define cfgBIF_CFG_DEV1_RC0_DEVICE_CNTL2 0x0080 299#define cfgBIF_CFG_DEV1_RC0_DEVICE_STATUS2 0x0082 300#define cfgBIF_CFG_DEV1_RC0_LINK_CAP2 0x0084 301#define cfgBIF_CFG_DEV1_RC0_LINK_CNTL2 0x0088 302#define cfgBIF_CFG_DEV1_RC0_LINK_STATUS2 0x008a 303#define cfgBIF_CFG_DEV1_RC0_SLOT_CAP2 0x008c 304#define cfgBIF_CFG_DEV1_RC0_SLOT_CNTL2 0x0090 305#define cfgBIF_CFG_DEV1_RC0_SLOT_STATUS2 0x0092 306#define cfgBIF_CFG_DEV1_RC0_MSI_CAP_LIST 0x00a0 307#define cfgBIF_CFG_DEV1_RC0_MSI_MSG_CNTL 0x00a2 308#define cfgBIF_CFG_DEV1_RC0_MSI_MSG_ADDR_LO 0x00a4 309#define cfgBIF_CFG_DEV1_RC0_MSI_MSG_ADDR_HI 0x00a8 310#define cfgBIF_CFG_DEV1_RC0_MSI_MSG_DATA 0x00a8 311#define cfgBIF_CFG_DEV1_RC0_MSI_MSG_DATA_64 0x00ac 312#define cfgBIF_CFG_DEV1_RC0_SSID_CAP_LIST 0x00c0 313#define cfgBIF_CFG_DEV1_RC0_SSID_CAP 0x00c4 314#define cfgBIF_CFG_DEV1_RC0_MSI_MAP_CAP_LIST 0x00c8 315#define cfgBIF_CFG_DEV1_RC0_MSI_MAP_CAP 0x00ca 316#define cfgBIF_CFG_DEV1_RC0_MSI_MAP_ADDR_LO 0x00cc 317#define cfgBIF_CFG_DEV1_RC0_MSI_MAP_ADDR_HI 0x00d0 318#define cfgBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST 0x0100 319#define cfgBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC_HDR 0x0104 320#define cfgBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC1 0x0108 321#define cfgBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC2 0x010c 322#define cfgBIF_CFG_DEV1_RC0_PCIE_VC_ENH_CAP_LIST 0x0110 323#define cfgBIF_CFG_DEV1_RC0_PCIE_PORT_VC_CAP_REG1 0x0114 324#define cfgBIF_CFG_DEV1_RC0_PCIE_PORT_VC_CAP_REG2 0x0118 325#define cfgBIF_CFG_DEV1_RC0_PCIE_PORT_VC_CNTL 0x011c 326#define cfgBIF_CFG_DEV1_RC0_PCIE_PORT_VC_STATUS 0x011e 327#define cfgBIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CAP 0x0120 328#define cfgBIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CNTL 0x0124 329#define cfgBIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_STATUS 0x012a 330#define cfgBIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CAP 0x012c 331#define cfgBIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CNTL 0x0130 332#define cfgBIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_STATUS 0x0136 333#define cfgBIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST 0x0140 334#define cfgBIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_DW1 0x0144 335#define cfgBIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_DW2 0x0148 336#define cfgBIF_CFG_DEV1_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST 0x0150 337#define cfgBIF_CFG_DEV1_RC0_PCIE_UNCORR_ERR_STATUS 0x0154 338#define cfgBIF_CFG_DEV1_RC0_PCIE_UNCORR_ERR_MASK 0x0158 339#define cfgBIF_CFG_DEV1_RC0_PCIE_UNCORR_ERR_SEVERITY 0x015c 340#define cfgBIF_CFG_DEV1_RC0_PCIE_CORR_ERR_STATUS 0x0160 341#define cfgBIF_CFG_DEV1_RC0_PCIE_CORR_ERR_MASK 0x0164 342#define cfgBIF_CFG_DEV1_RC0_PCIE_ADV_ERR_CAP_CNTL 0x0168 343#define cfgBIF_CFG_DEV1_RC0_PCIE_HDR_LOG0 0x016c 344#define cfgBIF_CFG_DEV1_RC0_PCIE_HDR_LOG1 0x0170 345#define cfgBIF_CFG_DEV1_RC0_PCIE_HDR_LOG2 0x0174 346#define cfgBIF_CFG_DEV1_RC0_PCIE_HDR_LOG3 0x0178 347#define cfgBIF_CFG_DEV1_RC0_PCIE_ROOT_ERR_CMD 0x017c 348#define cfgBIF_CFG_DEV1_RC0_PCIE_ROOT_ERR_STATUS 0x0180 349#define cfgBIF_CFG_DEV1_RC0_PCIE_ERR_SRC_ID 0x0184 350#define cfgBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG0 0x0188 351#define cfgBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG1 0x018c 352#define cfgBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG2 0x0190 353#define cfgBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG3 0x0194 354#define cfgBIF_CFG_DEV1_RC0_PCIE_SECONDARY_ENH_CAP_LIST 0x0270 355#define cfgBIF_CFG_DEV1_RC0_PCIE_LINK_CNTL3 0x0274 356#define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_ERROR_STATUS 0x0278 357#define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_0_EQUALIZATION_CNTL 0x027c 358#define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_1_EQUALIZATION_CNTL 0x027e 359#define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_2_EQUALIZATION_CNTL 0x0280 360#define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_3_EQUALIZATION_CNTL 0x0282 361#define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_4_EQUALIZATION_CNTL 0x0284 362#define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_5_EQUALIZATION_CNTL 0x0286 363#define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_6_EQUALIZATION_CNTL 0x0288 364#define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_7_EQUALIZATION_CNTL 0x028a 365#define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_8_EQUALIZATION_CNTL 0x028c 366#define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_9_EQUALIZATION_CNTL 0x028e 367#define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_10_EQUALIZATION_CNTL 0x0290 368#define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_11_EQUALIZATION_CNTL 0x0292 369#define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_12_EQUALIZATION_CNTL 0x0294 370#define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_13_EQUALIZATION_CNTL 0x0296 371#define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_14_EQUALIZATION_CNTL 0x0298 372#define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_15_EQUALIZATION_CNTL 0x029a 373#define cfgBIF_CFG_DEV1_RC0_PCIE_ACS_ENH_CAP_LIST 0x02a0 374#define cfgBIF_CFG_DEV1_RC0_PCIE_ACS_CAP 0x02a4 375#define cfgBIF_CFG_DEV1_RC0_PCIE_ACS_CNTL 0x02a6 376 377 378// addressBlock: nbio_iohub_nb_pciedummy0_pciedummy_cfgdec 379// base address: 0x0 380#define cfgNB_PCIEDUMMY0_0_DEVICE_VENDOR_ID 0x0000 381#define cfgNB_PCIEDUMMY0_0_STATUS_COMMAND 0x0004 382#define cfgNB_PCIEDUMMY0_0_CLASS_CODE_REVID 0x0008 383#define cfgNB_PCIEDUMMY0_0_HEADER_TYPE 0x000c 384#define cfgNB_PCIEDUMMY0_0_HEADER_TYPE_W 0x0040 385 386 387// addressBlock: nbio_iohub_nb_pciedummy1_pciedummy_cfgdec 388// base address: 0x0 389#define cfgNB_PCIEDUMMY1_0_DEVICE_VENDOR_ID 0x0000 390#define cfgNB_PCIEDUMMY1_0_STATUS_COMMAND 0x0004 391#define cfgNB_PCIEDUMMY1_0_CLASS_CODE_REVID 0x0008 392#define cfgNB_PCIEDUMMY1_0_HEADER_TYPE 0x000c 393#define cfgNB_PCIEDUMMY1_0_HEADER_TYPE_W 0x0040 394 395 396// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_bifcfgdecp 397// base address: 0x0 398#define cfgVENDOR_ID 0x0000 399#define cfgDEVICE_ID 0x0002 400#define cfgCOMMAND 0x0004 401#define cfgSTATUS 0x0006 402#define cfgREVISION_ID 0x0008 403#define cfgPROG_INTERFACE 0x0009 404#define cfgSUB_CLASS 0x000a 405#define cfgBASE_CLASS 0x000b 406#define cfgCACHE_LINE 0x000c 407#define cfgLATENCY 0x000d 408#define cfgHEADER 0x000e 409#define cfgBIST 0x000f 410#define cfgBASE_ADDR_1 0x0010 411#define cfgBASE_ADDR_2 0x0014 412#define cfgBASE_ADDR_3 0x0018 413#define cfgBASE_ADDR_4 0x001c 414#define cfgBASE_ADDR_5 0x0020 415#define cfgBASE_ADDR_6 0x0024 416#define cfgADAPTER_ID 0x002c 417#define cfgROM_BASE_ADDR 0x0030 418#define cfgCAP_PTR 0x0034 419#define cfgINTERRUPT_LINE 0x003c 420#define cfgINTERRUPT_PIN 0x003d 421#define cfgMIN_GRANT 0x003e 422#define cfgMAX_LATENCY 0x003f 423#define cfgVENDOR_CAP_LIST 0x0048 424#define cfgADAPTER_ID_W 0x004c 425#define cfgPMI_CAP_LIST 0x0050 426#define cfgPMI_CAP 0x0052 427#define cfgPMI_STATUS_CNTL 0x0054 428#define cfgPCIE_CAP_LIST 0x0064 429#define cfgPCIE_CAP 0x0066 430#define cfgDEVICE_CAP 0x0068 431#define cfgDEVICE_CNTL 0x006c 432#define cfgDEVICE_STATUS 0x006e 433#define cfgLINK_CAP 0x0070 434#define cfgLINK_CNTL 0x0074 435#define cfgLINK_STATUS 0x0076 436#define cfgDEVICE_CAP2 0x0088 437#define cfgDEVICE_CNTL2 0x008c 438#define cfgDEVICE_STATUS2 0x008e 439#define cfgLINK_CAP2 0x0090 440#define cfgLINK_CNTL2 0x0094 441#define cfgLINK_STATUS2 0x0096 442#define cfgSLOT_CAP2 0x0098 443#define cfgSLOT_CNTL2 0x009c 444#define cfgSLOT_STATUS2 0x009e 445#define cfgMSI_CAP_LIST 0x00a0 446#define cfgMSI_MSG_CNTL 0x00a2 447#define cfgMSI_MSG_ADDR_LO 0x00a4 448#define cfgMSI_MSG_ADDR_HI 0x00a8 449#define cfgMSI_MSG_DATA 0x00a8 450#define cfgMSI_MASK 0x00ac 451#define cfgMSI_MSG_DATA_64 0x00ac 452#define cfgMSI_MASK_64 0x00b0 453#define cfgMSI_PENDING 0x00b0 454#define cfgMSI_PENDING_64 0x00b4 455#define cfgMSIX_CAP_LIST 0x00c0 456#define cfgMSIX_MSG_CNTL 0x00c2 457#define cfgMSIX_TABLE 0x00c4 458#define cfgMSIX_PBA 0x00c8 459#define cfgPCIE_VENDOR_SPECIFIC_ENH_CAP_LIST 0x0100 460#define cfgPCIE_VENDOR_SPECIFIC_HDR 0x0104 461#define cfgPCIE_VENDOR_SPECIFIC1 0x0108 462#define cfgPCIE_VENDOR_SPECIFIC2 0x010c 463#define cfgPCIE_VC_ENH_CAP_LIST 0x0110 464#define cfgPCIE_PORT_VC_CAP_REG1 0x0114 465#define cfgPCIE_PORT_VC_CAP_REG2 0x0118 466#define cfgPCIE_PORT_VC_CNTL 0x011c 467#define cfgPCIE_PORT_VC_STATUS 0x011e 468#define cfgPCIE_VC0_RESOURCE_CAP 0x0120 469#define cfgPCIE_VC0_RESOURCE_CNTL 0x0124 470#define cfgPCIE_VC0_RESOURCE_STATUS 0x012a 471#define cfgPCIE_VC1_RESOURCE_CAP 0x012c 472#define cfgPCIE_VC1_RESOURCE_CNTL 0x0130 473#define cfgPCIE_VC1_RESOURCE_STATUS 0x0136 474#define cfgPCIE_DEV_SERIAL_NUM_ENH_CAP_LIST 0x0140 475#define cfgPCIE_DEV_SERIAL_NUM_DW1 0x0144 476#define cfgPCIE_DEV_SERIAL_NUM_DW2 0x0148 477#define cfgPCIE_ADV_ERR_RPT_ENH_CAP_LIST 0x0150 478#define cfgPCIE_UNCORR_ERR_STATUS 0x0154 479#define cfgPCIE_UNCORR_ERR_MASK 0x0158 480#define cfgPCIE_UNCORR_ERR_SEVERITY 0x015c 481#define cfgPCIE_CORR_ERR_STATUS 0x0160 482#define cfgPCIE_CORR_ERR_MASK 0x0164 483#define cfgPCIE_ADV_ERR_CAP_CNTL 0x0168 484#define cfgPCIE_HDR_LOG0 0x016c 485#define cfgPCIE_HDR_LOG1 0x0170 486#define cfgPCIE_HDR_LOG2 0x0174 487#define cfgPCIE_HDR_LOG3 0x0178 488#define cfgPCIE_TLP_PREFIX_LOG0 0x0188 489#define cfgPCIE_TLP_PREFIX_LOG1 0x018c 490#define cfgPCIE_TLP_PREFIX_LOG2 0x0190 491#define cfgPCIE_TLP_PREFIX_LOG3 0x0194 492#define cfgPCIE_BAR_ENH_CAP_LIST 0x0200 493#define cfgPCIE_BAR1_CAP 0x0204 494#define cfgPCIE_BAR1_CNTL 0x0208 495#define cfgPCIE_BAR2_CAP 0x020c 496#define cfgPCIE_BAR2_CNTL 0x0210 497#define cfgPCIE_BAR3_CAP 0x0214 498#define cfgPCIE_BAR3_CNTL 0x0218 499#define cfgPCIE_BAR4_CAP 0x021c 500#define cfgPCIE_BAR4_CNTL 0x0220 501#define cfgPCIE_BAR5_CAP 0x0224 502#define cfgPCIE_BAR5_CNTL 0x0228 503#define cfgPCIE_BAR6_CAP 0x022c 504#define cfgPCIE_BAR6_CNTL 0x0230 505#define cfgPCIE_PWR_BUDGET_ENH_CAP_LIST 0x0240 506#define cfgPCIE_PWR_BUDGET_DATA_SELECT 0x0244 507#define cfgPCIE_PWR_BUDGET_DATA 0x0248 508#define cfgPCIE_PWR_BUDGET_CAP 0x024c 509#define cfgPCIE_DPA_ENH_CAP_LIST 0x0250 510#define cfgPCIE_DPA_CAP 0x0254 511#define cfgPCIE_DPA_LATENCY_INDICATOR 0x0258 512#define cfgPCIE_DPA_STATUS 0x025c 513#define cfgPCIE_DPA_CNTL 0x025e 514#define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_0 0x0260 515#define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_1 0x0261 516#define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_2 0x0262 517#define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_3 0x0263 518#define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_4 0x0264 519#define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_5 0x0265 520#define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_6 0x0266 521#define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_7 0x0267 522#define cfgPCIE_SECONDARY_ENH_CAP_LIST 0x0270 523#define cfgPCIE_LINK_CNTL3 0x0274 524#define cfgPCIE_LANE_ERROR_STATUS 0x0278 525#define cfgPCIE_LANE_0_EQUALIZATION_CNTL 0x027c 526#define cfgPCIE_LANE_1_EQUALIZATION_CNTL 0x027e 527#define cfgPCIE_LANE_2_EQUALIZATION_CNTL 0x0280 528#define cfgPCIE_LANE_3_EQUALIZATION_CNTL 0x0282 529#define cfgPCIE_LANE_4_EQUALIZATION_CNTL 0x0284 530#define cfgPCIE_LANE_5_EQUALIZATION_CNTL 0x0286 531#define cfgPCIE_LANE_6_EQUALIZATION_CNTL 0x0288 532#define cfgPCIE_LANE_7_EQUALIZATION_CNTL 0x028a 533#define cfgPCIE_LANE_8_EQUALIZATION_CNTL 0x028c 534#define cfgPCIE_LANE_9_EQUALIZATION_CNTL 0x028e 535#define cfgPCIE_LANE_10_EQUALIZATION_CNTL 0x0290 536#define cfgPCIE_LANE_11_EQUALIZATION_CNTL 0x0292 537#define cfgPCIE_LANE_12_EQUALIZATION_CNTL 0x0294 538#define cfgPCIE_LANE_13_EQUALIZATION_CNTL 0x0296 539#define cfgPCIE_LANE_14_EQUALIZATION_CNTL 0x0298 540#define cfgPCIE_LANE_15_EQUALIZATION_CNTL 0x029a 541#define cfgPCIE_ACS_ENH_CAP_LIST 0x02a0 542#define cfgPCIE_ACS_CAP 0x02a4 543#define cfgPCIE_ACS_CNTL 0x02a6 544#define cfgPCIE_ATS_ENH_CAP_LIST 0x02b0 545#define cfgPCIE_ATS_CAP 0x02b4 546#define cfgPCIE_ATS_CNTL 0x02b6 547#define cfgPCIE_PAGE_REQ_ENH_CAP_LIST 0x02c0 548#define cfgPCIE_PAGE_REQ_CNTL 0x02c4 549#define cfgPCIE_PAGE_REQ_STATUS 0x02c6 550#define cfgPCIE_OUTSTAND_PAGE_REQ_CAPACITY 0x02c8 551#define cfgPCIE_OUTSTAND_PAGE_REQ_ALLOC 0x02cc 552#define cfgPCIE_PASID_ENH_CAP_LIST 0x02d0 553#define cfgPCIE_PASID_CAP 0x02d4 554#define cfgPCIE_PASID_CNTL 0x02d6 555#define cfgPCIE_TPH_REQR_ENH_CAP_LIST 0x02e0 556#define cfgPCIE_TPH_REQR_CAP 0x02e4 557#define cfgPCIE_TPH_REQR_CNTL 0x02e8 558#define cfgPCIE_MC_ENH_CAP_LIST 0x02f0 559#define cfgPCIE_MC_CAP 0x02f4 560#define cfgPCIE_MC_CNTL 0x02f6 561#define cfgPCIE_MC_ADDR0 0x02f8 562#define cfgPCIE_MC_ADDR1 0x02fc 563#define cfgPCIE_MC_RCV0 0x0300 564#define cfgPCIE_MC_RCV1 0x0304 565#define cfgPCIE_MC_BLOCK_ALL0 0x0308 566#define cfgPCIE_MC_BLOCK_ALL1 0x030c 567#define cfgPCIE_MC_BLOCK_UNTRANSLATED_0 0x0310 568#define cfgPCIE_MC_BLOCK_UNTRANSLATED_1 0x0314 569#define cfgPCIE_LTR_ENH_CAP_LIST 0x0320 570#define cfgPCIE_LTR_CAP 0x0324 571#define cfgPCIE_ARI_ENH_CAP_LIST 0x0328 572#define cfgPCIE_ARI_CAP 0x032c 573#define cfgPCIE_ARI_CNTL 0x032e 574#define cfgPCIE_SRIOV_ENH_CAP_LIST 0x0330 575#define cfgPCIE_SRIOV_CAP 0x0334 576#define cfgPCIE_SRIOV_CONTROL 0x0338 577#define cfgPCIE_SRIOV_STATUS 0x033a 578#define cfgPCIE_SRIOV_INITIAL_VFS 0x033c 579#define cfgPCIE_SRIOV_TOTAL_VFS 0x033e 580#define cfgPCIE_SRIOV_NUM_VFS 0x0340 581#define cfgPCIE_SRIOV_FUNC_DEP_LINK 0x0342 582#define cfgPCIE_SRIOV_FIRST_VF_OFFSET 0x0344 583#define cfgPCIE_SRIOV_VF_STRIDE 0x0346 584#define cfgPCIE_SRIOV_VF_DEVICE_ID 0x034a 585#define cfgPCIE_SRIOV_SUPPORTED_PAGE_SIZE 0x034c 586#define cfgPCIE_SRIOV_SYSTEM_PAGE_SIZE 0x0350 587#define cfgPCIE_SRIOV_VF_BASE_ADDR_0 0x0354 588#define cfgPCIE_SRIOV_VF_BASE_ADDR_1 0x0358 589#define cfgPCIE_SRIOV_VF_BASE_ADDR_2 0x035c 590#define cfgPCIE_SRIOV_VF_BASE_ADDR_3 0x0360 591#define cfgPCIE_SRIOV_VF_BASE_ADDR_4 0x0364 592#define cfgPCIE_SRIOV_VF_BASE_ADDR_5 0x0368 593#define cfgPCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET 0x036c 594#define cfgPCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV 0x0400 595#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV 0x0404 596#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW 0x0408 597#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE 0x040c 598#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS 0x0410 599#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL 0x0414 600#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0 0x0418 601#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1 0x041c 602#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2 0x0420 603#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT 0x0424 604#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB 0x0428 605#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS 0x042c 606#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB 0x0430 607#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB 0x0434 608#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB 0x0438 609#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB 0x043c 610#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB 0x0440 611#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB 0x0444 612#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB 0x0448 613#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB 0x044c 614#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB 0x0450 615#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB 0x0454 616#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB 0x0458 617#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB 0x045c 618#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB 0x0460 619#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB 0x0464 620#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB 0x0468 621#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB 0x046c 622#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0 0x0470 623#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1 0x0474 624#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2 0x0478 625#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3 0x047c 626#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4 0x0480 627#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5 0x0484 628#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6 0x0488 629#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7 0x048c 630#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW8 0x0490 631#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0 0x04a0 632#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1 0x04a4 633#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2 0x04a8 634#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3 0x04ac 635#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4 0x04b0 636#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5 0x04b4 637#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6 0x04b8 638#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7 0x04bc 639#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8 0x04c0 640#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0 0x04d0 641#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1 0x04d4 642#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2 0x04d8 643#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3 0x04dc 644#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4 0x04e0 645#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5 0x04e4 646#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6 0x04e8 647#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7 0x04ec 648#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8 0x04f0 649//#define cfgBIF_CFG_DEV0_EPF0_VENDOR_ID 0x0000 650//#define cfgBIF_CFG_DEV0_EPF0_DEVICE_ID 0x0002 651//#define cfgBIF_CFG_DEV0_EPF0_COMMAND 0x0004 652//#define cfgBIF_CFG_DEV0_EPF0_STATUS 0x0006 653//#define cfgBIF_CFG_DEV0_EPF0_REVISION_ID 0x0008 654//#define cfgBIF_CFG_DEV0_EPF0_PROG_INTERFACE 0x0009 655//#define cfgBIF_CFG_DEV0_EPF0_SUB_CLASS 0x000a 656//#define cfgBIF_CFG_DEV0_EPF0_BASE_CLASS 0x000b 657//#define cfgBIF_CFG_DEV0_EPF0_CACHE_LINE 0x000c 658//#define cfgBIF_CFG_DEV0_EPF0_LATENCY 0x000d 659//#define cfgBIF_CFG_DEV0_EPF0_HEADER 0x000e 660//#define cfgBIF_CFG_DEV0_EPF0_BIST 0x000f 661//#define cfgBIF_CFG_DEV0_EPF0_BASE_ADDR_1 0x0010 662//#define cfgBIF_CFG_DEV0_EPF0_BASE_ADDR_2 0x0014 663//#define cfgBIF_CFG_DEV0_EPF0_BASE_ADDR_3 0x0018 664//#define cfgBIF_CFG_DEV0_EPF0_BASE_ADDR_4 0x001c 665//#define cfgBIF_CFG_DEV0_EPF0_BASE_ADDR_5 0x0020 666//#define cfgBIF_CFG_DEV0_EPF0_BASE_ADDR_6 0x0024 667//#define cfgBIF_CFG_DEV0_EPF0_ADAPTER_ID 0x002c 668//#define cfgBIF_CFG_DEV0_EPF0_ROM_BASE_ADDR 0x0030 669//#define cfgBIF_CFG_DEV0_EPF0_CAP_PTR 0x0034 670//#define cfgBIF_CFG_DEV0_EPF0_INTERRUPT_LINE 0x003c 671//#define cfgBIF_CFG_DEV0_EPF0_INTERRUPT_PIN 0x003d 672//#define cfgBIF_CFG_DEV0_EPF0_MIN_GRANT 0x003e 673//#define cfgBIF_CFG_DEV0_EPF0_MAX_LATENCY 0x003f 674//#define cfgBIF_CFG_DEV0_EPF0_VENDOR_CAP_LIST 0x0048 675//#define cfgBIF_CFG_DEV0_EPF0_ADAPTER_ID_W 0x004c 676//#define cfgBIF_CFG_DEV0_EPF0_PMI_CAP_LIST 0x0050 677//#define cfgBIF_CFG_DEV0_EPF0_PMI_CAP 0x0052 678//#define cfgBIF_CFG_DEV0_EPF0_PMI_STATUS_CNTL 0x0054 679//#define cfgBIF_CFG_DEV0_EPF0_PCIE_CAP_LIST 0x0064 680//#define cfgBIF_CFG_DEV0_EPF0_PCIE_CAP 0x0066 681//#define cfgBIF_CFG_DEV0_EPF0_DEVICE_CAP 0x0068 682//#define cfgBIF_CFG_DEV0_EPF0_DEVICE_CNTL 0x006c 683//#define cfgBIF_CFG_DEV0_EPF0_DEVICE_STATUS 0x006e 684//#define cfgBIF_CFG_DEV0_EPF0_LINK_CAP 0x0070 685//#define cfgBIF_CFG_DEV0_EPF0_LINK_CNTL 0x0074 686//#define cfgBIF_CFG_DEV0_EPF0_LINK_STATUS 0x0076 687//#define cfgBIF_CFG_DEV0_EPF0_DEVICE_CAP2 0x0088 688//#define cfgBIF_CFG_DEV0_EPF0_DEVICE_CNTL2 0x008c 689//#define cfgBIF_CFG_DEV0_EPF0_DEVICE_STATUS2 0x008e 690//#define cfgBIF_CFG_DEV0_EPF0_LINK_CAP2 0x0090 691//#define cfgBIF_CFG_DEV0_EPF0_LINK_CNTL2 0x0094 692//#define cfgBIF_CFG_DEV0_EPF0_LINK_STATUS2 0x0096 693//#define cfgBIF_CFG_DEV0_EPF0_SLOT_CAP2 0x0098 694//#define cfgBIF_CFG_DEV0_EPF0_SLOT_CNTL2 0x009c 695//#define cfgBIF_CFG_DEV0_EPF0_SLOT_STATUS2 0x009e 696//#define cfgBIF_CFG_DEV0_EPF0_MSI_CAP_LIST 0x00a0 697//#define cfgBIF_CFG_DEV0_EPF0_MSI_MSG_CNTL 0x00a2 698//#define cfgBIF_CFG_DEV0_EPF0_MSI_MSG_ADDR_LO 0x00a4 699//#define cfgBIF_CFG_DEV0_EPF0_MSI_MSG_ADDR_HI 0x00a8 700//#define cfgBIF_CFG_DEV0_EPF0_MSI_MSG_DATA 0x00a8 701//#define cfgBIF_CFG_DEV0_EPF0_MSI_MASK 0x00ac 702//#define cfgBIF_CFG_DEV0_EPF0_MSI_MSG_DATA_64 0x00ac 703//#define cfgBIF_CFG_DEV0_EPF0_MSI_MASK_64 0x00b0 704//#define cfgBIF_CFG_DEV0_EPF0_MSI_PENDING 0x00b0 705//#define cfgBIF_CFG_DEV0_EPF0_MSI_PENDING_64 0x00b4 706//#define cfgBIF_CFG_DEV0_EPF0_MSIX_CAP_LIST 0x00c0 707//#define cfgBIF_CFG_DEV0_EPF0_MSIX_MSG_CNTL 0x00c2 708//#define cfgBIF_CFG_DEV0_EPF0_MSIX_TABLE 0x00c4 709//#define cfgBIF_CFG_DEV0_EPF0_MSIX_PBA 0x00c8 710//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST 0x0100 711//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR 0x0104 712//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC1 0x0108 713//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC2 0x010c 714//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VC_ENH_CAP_LIST 0x0110 715//#define cfgBIF_CFG_DEV0_EPF0_PCIE_PORT_VC_CAP_REG1 0x0114 716//#define cfgBIF_CFG_DEV0_EPF0_PCIE_PORT_VC_CAP_REG2 0x0118 717//#define cfgBIF_CFG_DEV0_EPF0_PCIE_PORT_VC_CNTL 0x011c 718//#define cfgBIF_CFG_DEV0_EPF0_PCIE_PORT_VC_STATUS 0x011e 719//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_CAP 0x0120 720//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_CNTL 0x0124 721//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_STATUS 0x012a 722//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_CAP 0x012c 723//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_CNTL 0x0130 724//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_STATUS 0x0136 725//#define cfgBIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST 0x0140 726//#define cfgBIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_DW1 0x0144 727//#define cfgBIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_DW2 0x0148 728//#define cfgBIF_CFG_DEV0_EPF0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST 0x0150 729//#define cfgBIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS 0x0154 730//#define cfgBIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_MASK 0x0158 731//#define cfgBIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_SEVERITY 0x015c 732//#define cfgBIF_CFG_DEV0_EPF0_PCIE_CORR_ERR_STATUS 0x0160 733//#define cfgBIF_CFG_DEV0_EPF0_PCIE_CORR_ERR_MASK 0x0164 734//#define cfgBIF_CFG_DEV0_EPF0_PCIE_ADV_ERR_CAP_CNTL 0x0168 735//#define cfgBIF_CFG_DEV0_EPF0_PCIE_HDR_LOG0 0x016c 736//#define cfgBIF_CFG_DEV0_EPF0_PCIE_HDR_LOG1 0x0170 737//#define cfgBIF_CFG_DEV0_EPF0_PCIE_HDR_LOG2 0x0174 738//#define cfgBIF_CFG_DEV0_EPF0_PCIE_HDR_LOG3 0x0178 739//#define cfgBIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG0 0x0188 740//#define cfgBIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG1 0x018c 741//#define cfgBIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG2 0x0190 742//#define cfgBIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG3 0x0194 743//#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR_ENH_CAP_LIST 0x0200 744//#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR1_CAP 0x0204 745//#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR1_CNTL 0x0208 746//#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR2_CAP 0x020c 747//#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR2_CNTL 0x0210 748//#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR3_CAP 0x0214 749//#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR3_CNTL 0x0218 750//#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR4_CAP 0x021c 751//#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR4_CNTL 0x0220 752//#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR5_CAP 0x0224 753//#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR5_CNTL 0x0228 754//#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR6_CAP 0x022c 755//#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR6_CNTL 0x0230 756//#define cfgBIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_ENH_CAP_LIST 0x0240 757//#define cfgBIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_DATA_SELECT 0x0244 758//#define cfgBIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_DATA 0x0248 759//#define cfgBIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_CAP 0x024c 760//#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_ENH_CAP_LIST 0x0250 761//#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_CAP 0x0254 762//#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_LATENCY_INDICATOR 0x0258 763//#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_STATUS 0x025c 764//#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_CNTL 0x025e 765//#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 0x0260 766//#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 0x0261 767//#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 0x0262 768//#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 0x0263 769//#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 0x0264 770//#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 0x0265 771//#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 0x0266 772//#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 0x0267 773//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SECONDARY_ENH_CAP_LIST 0x0270 774//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LINK_CNTL3 0x0274 775//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_ERROR_STATUS 0x0278 776//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_0_EQUALIZATION_CNTL 0x027c 777//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_1_EQUALIZATION_CNTL 0x027e 778//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_2_EQUALIZATION_CNTL 0x0280 779//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_3_EQUALIZATION_CNTL 0x0282 780//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_4_EQUALIZATION_CNTL 0x0284 781//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_5_EQUALIZATION_CNTL 0x0286 782//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_6_EQUALIZATION_CNTL 0x0288 783//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_7_EQUALIZATION_CNTL 0x028a 784//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_8_EQUALIZATION_CNTL 0x028c 785//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_9_EQUALIZATION_CNTL 0x028e 786//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_10_EQUALIZATION_CNTL 0x0290 787//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_11_EQUALIZATION_CNTL 0x0292 788//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_12_EQUALIZATION_CNTL 0x0294 789//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_13_EQUALIZATION_CNTL 0x0296 790//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_14_EQUALIZATION_CNTL 0x0298 791//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_15_EQUALIZATION_CNTL 0x029a 792//#define cfgBIF_CFG_DEV0_EPF0_PCIE_ACS_ENH_CAP_LIST 0x02a0 793//#define cfgBIF_CFG_DEV0_EPF0_PCIE_ACS_CAP 0x02a4 794//#define cfgBIF_CFG_DEV0_EPF0_PCIE_ACS_CNTL 0x02a6 795//#define cfgBIF_CFG_DEV0_EPF0_PCIE_ATS_ENH_CAP_LIST 0x02b0 796//#define cfgBIF_CFG_DEV0_EPF0_PCIE_ATS_CAP 0x02b4 797//#define cfgBIF_CFG_DEV0_EPF0_PCIE_ATS_CNTL 0x02b6 798//#define cfgBIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_ENH_CAP_LIST 0x02c0 799//#define cfgBIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_CNTL 0x02c4 800//#define cfgBIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_STATUS 0x02c6 801//#define cfgBIF_CFG_DEV0_EPF0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY 0x02c8 802//#define cfgBIF_CFG_DEV0_EPF0_PCIE_OUTSTAND_PAGE_REQ_ALLOC 0x02cc 803//#define cfgBIF_CFG_DEV0_EPF0_PCIE_PASID_ENH_CAP_LIST 0x02d0 804//#define cfgBIF_CFG_DEV0_EPF0_PCIE_PASID_CAP 0x02d4 805//#define cfgBIF_CFG_DEV0_EPF0_PCIE_PASID_CNTL 0x02d6 806//#define cfgBIF_CFG_DEV0_EPF0_PCIE_TPH_REQR_ENH_CAP_LIST 0x02e0 807//#define cfgBIF_CFG_DEV0_EPF0_PCIE_TPH_REQR_CAP 0x02e4 808//#define cfgBIF_CFG_DEV0_EPF0_PCIE_TPH_REQR_CNTL 0x02e8 809//#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_ENH_CAP_LIST 0x02f0 810//#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_CAP 0x02f4 811//#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_CNTL 0x02f6 812//#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_ADDR0 0x02f8 813//#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_ADDR1 0x02fc 814//#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_RCV0 0x0300 815//#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_RCV1 0x0304 816//#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_ALL0 0x0308 817//#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_ALL1 0x030c 818//#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_UNTRANSLATED_0 0x0310 819//#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_UNTRANSLATED_1 0x0314 820//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LTR_ENH_CAP_LIST 0x0320 821//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LTR_CAP 0x0324 822//#define cfgBIF_CFG_DEV0_EPF0_PCIE_ARI_ENH_CAP_LIST 0x0328 823//#define cfgBIF_CFG_DEV0_EPF0_PCIE_ARI_CAP 0x032c 824//#define cfgBIF_CFG_DEV0_EPF0_PCIE_ARI_CNTL 0x032e 825//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_ENH_CAP_LIST 0x0330 826//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_CAP 0x0334 827//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_CONTROL 0x0338 828//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_STATUS 0x033a 829//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_INITIAL_VFS 0x033c 830//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_TOTAL_VFS 0x033e 831//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_NUM_VFS 0x0340 832//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_FUNC_DEP_LINK 0x0342 833//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_FIRST_VF_OFFSET 0x0344 834//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_STRIDE 0x0346 835//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_DEVICE_ID 0x034a 836//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE 0x034c 837//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_SYSTEM_PAGE_SIZE 0x0350 838//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_0 0x0354 839//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_1 0x0358 840//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_2 0x035c 841//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_3 0x0360 842//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_4 0x0364 843//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_5 0x0368 844//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET 0x036c 845//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV 0x0400 846//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV 0x0404 847//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW 0x0408 848//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE 0x040c 849//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS 0x0410 850//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL 0x0414 851//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0 0x0418 852//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1 0x041c 853//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2 0x0420 854//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT 0x0424 855//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB 0x0428 856//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS 0x042c 857//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB 0x0430 858//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB 0x0434 859//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB 0x0438 860//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB 0x043c 861//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB 0x0440 862//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB 0x0444 863//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB 0x0448 864//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB 0x044c 865//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB 0x0450 866//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB 0x0454 867//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB 0x0458 868//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB 0x045c 869//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB 0x0460 870//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB 0x0464 871//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB 0x0468 872//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB 0x046c 873//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0 0x0470 874//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1 0x0474 875//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2 0x0478 876//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3 0x047c 877//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4 0x0480 878//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5 0x0484 879//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6 0x0488 880//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7 0x048c 881//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW8 0x0490 882//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0 0x04a0 883//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1 0x04a4 884//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2 0x04a8 885//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3 0x04ac 886//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4 0x04b0 887//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5 0x04b4 888//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6 0x04b8 889//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7 0x04bc 890//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8 0x04c0 891//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0 0x04d0 892//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1 0x04d4 893//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2 0x04d8 894//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3 0x04dc 895//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4 0x04e0 896//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5 0x04e4 897//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6 0x04e8 898//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7 0x04ec 899//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8 0x04f0 900 901 902// addressBlock: nbio_nbif0_bif_cfg_dev0_epf1_bifcfgdecp 903// base address: 0x0 904#define cfgBIF_CFG_DEV0_EPF1_0_VENDOR_ID 0x0000 905#define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_ID 0x0002 906#define cfgBIF_CFG_DEV0_EPF1_0_COMMAND 0x0004 907#define cfgBIF_CFG_DEV0_EPF1_0_STATUS 0x0006 908#define cfgBIF_CFG_DEV0_EPF1_0_REVISION_ID 0x0008 909#define cfgBIF_CFG_DEV0_EPF1_0_PROG_INTERFACE 0x0009 910#define cfgBIF_CFG_DEV0_EPF1_0_SUB_CLASS 0x000a 911#define cfgBIF_CFG_DEV0_EPF1_0_BASE_CLASS 0x000b 912#define cfgBIF_CFG_DEV0_EPF1_0_CACHE_LINE 0x000c 913#define cfgBIF_CFG_DEV0_EPF1_0_LATENCY 0x000d 914#define cfgBIF_CFG_DEV0_EPF1_0_HEADER 0x000e 915#define cfgBIF_CFG_DEV0_EPF1_0_BIST 0x000f 916#define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_1 0x0010 917#define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_2 0x0014 918#define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_3 0x0018 919#define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_4 0x001c 920#define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_5 0x0020 921#define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_6 0x0024 922#define cfgBIF_CFG_DEV0_EPF1_0_ADAPTER_ID 0x002c 923#define cfgBIF_CFG_DEV0_EPF1_0_ROM_BASE_ADDR 0x0030 924#define cfgBIF_CFG_DEV0_EPF1_0_CAP_PTR 0x0034 925#define cfgBIF_CFG_DEV0_EPF1_0_INTERRUPT_LINE 0x003c 926#define cfgBIF_CFG_DEV0_EPF1_0_INTERRUPT_PIN 0x003d 927#define cfgBIF_CFG_DEV0_EPF1_0_MIN_GRANT 0x003e 928#define cfgBIF_CFG_DEV0_EPF1_0_MAX_LATENCY 0x003f 929#define cfgBIF_CFG_DEV0_EPF1_0_VENDOR_CAP_LIST 0x0048 930#define cfgBIF_CFG_DEV0_EPF1_0_ADAPTER_ID_W 0x004c 931#define cfgBIF_CFG_DEV0_EPF1_0_PMI_CAP_LIST 0x0050 932#define cfgBIF_CFG_DEV0_EPF1_0_PMI_CAP 0x0052 933#define cfgBIF_CFG_DEV0_EPF1_0_PMI_STATUS_CNTL 0x0054 934#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_CAP_LIST 0x0064 935#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_CAP 0x0066 936#define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_CAP 0x0068 937#define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_CNTL 0x006c 938#define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_STATUS 0x006e 939#define cfgBIF_CFG_DEV0_EPF1_0_LINK_CAP 0x0070 940#define cfgBIF_CFG_DEV0_EPF1_0_LINK_CNTL 0x0074 941#define cfgBIF_CFG_DEV0_EPF1_0_LINK_STATUS 0x0076 942#define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_CAP2 0x0088 943#define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_CNTL2 0x008c 944#define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_STATUS2 0x008e 945#define cfgBIF_CFG_DEV0_EPF1_0_LINK_CAP2 0x0090 946#define cfgBIF_CFG_DEV0_EPF1_0_LINK_CNTL2 0x0094 947#define cfgBIF_CFG_DEV0_EPF1_0_LINK_STATUS2 0x0096 948#define cfgBIF_CFG_DEV0_EPF1_0_SLOT_CAP2 0x0098 949#define cfgBIF_CFG_DEV0_EPF1_0_SLOT_CNTL2 0x009c 950#define cfgBIF_CFG_DEV0_EPF1_0_SLOT_STATUS2 0x009e 951#define cfgBIF_CFG_DEV0_EPF1_0_MSI_CAP_LIST 0x00a0 952#define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_CNTL 0x00a2 953#define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_ADDR_LO 0x00a4 954#define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_ADDR_HI 0x00a8 955#define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_DATA 0x00a8 956#define cfgBIF_CFG_DEV0_EPF1_0_MSI_MASK 0x00ac 957#define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_DATA_64 0x00ac 958#define cfgBIF_CFG_DEV0_EPF1_0_MSI_MASK_64 0x00b0 959#define cfgBIF_CFG_DEV0_EPF1_0_MSI_PENDING 0x00b0 960#define cfgBIF_CFG_DEV0_EPF1_0_MSI_PENDING_64 0x00b4 961#define cfgBIF_CFG_DEV0_EPF1_0_MSIX_CAP_LIST 0x00c0 962#define cfgBIF_CFG_DEV0_EPF1_0_MSIX_MSG_CNTL 0x00c2 963#define cfgBIF_CFG_DEV0_EPF1_0_MSIX_TABLE 0x00c4 964#define cfgBIF_CFG_DEV0_EPF1_0_MSIX_PBA 0x00c8 965#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST 0x0100 966#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR 0x0104 967#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC1 0x0108 968#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC2 0x010c 969#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC_ENH_CAP_LIST 0x0110 970#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PORT_VC_CAP_REG1 0x0114 971#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PORT_VC_CAP_REG2 0x0118 972#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PORT_VC_CNTL 0x011c 973#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PORT_VC_STATUS 0x011e 974#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC0_RESOURCE_CAP 0x0120 975#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC0_RESOURCE_CNTL 0x0124 976#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC0_RESOURCE_STATUS 0x012a 977#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC1_RESOURCE_CAP 0x012c 978#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC1_RESOURCE_CNTL 0x0130 979#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC1_RESOURCE_STATUS 0x0136 980#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST 0x0140 981#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_DW1 0x0144 982#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_DW2 0x0148 983#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST 0x0150 984#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_STATUS 0x0154 985#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_MASK 0x0158 986#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_SEVERITY 0x015c 987#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_STATUS 0x0160 988#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_MASK 0x0164 989#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_CAP_CNTL 0x0168 990#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG0 0x016c 991#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG1 0x0170 992#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG2 0x0174 993#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG3 0x0178 994#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG0 0x0188 995#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG1 0x018c 996#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG2 0x0190 997#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG3 0x0194 998#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR_ENH_CAP_LIST 0x0200 999#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR1_CAP 0x0204 1000#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR1_CNTL 0x0208
1001#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR2_CAP 0x020c 1002#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR2_CNTL 0x0210 1003#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR3_CAP 0x0214 1004#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR3_CNTL 0x0218 1005#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR4_CAP 0x021c 1006#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR4_CNTL 0x0220 1007#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR5_CAP 0x0224 1008#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR5_CNTL 0x0228 1009#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR6_CAP 0x022c 1010#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR6_CNTL 0x0230 1011#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_ENH_CAP_LIST 0x0240 1012#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA_SELECT 0x0244 1013#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA 0x0248 1014#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_CAP 0x024c 1015#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_ENH_CAP_LIST 0x0250 1016#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_CAP 0x0254 1017#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_LATENCY_INDICATOR 0x0258 1018#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_STATUS 0x025c 1019#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_CNTL 0x025e 1020#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 0x0260 1021#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 0x0261 1022#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 0x0262 1023#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 0x0263 1024#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 0x0264 1025#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 0x0265 1026#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 0x0266 1027#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 0x0267 1028#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SECONDARY_ENH_CAP_LIST 0x0270 1029#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LINK_CNTL3 0x0274 1030#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_ERROR_STATUS 0x0278 1031#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_0_EQUALIZATION_CNTL 0x027c 1032#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_1_EQUALIZATION_CNTL 0x027e 1033#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_2_EQUALIZATION_CNTL 0x0280 1034#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_3_EQUALIZATION_CNTL 0x0282 1035#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_4_EQUALIZATION_CNTL 0x0284 1036#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_5_EQUALIZATION_CNTL 0x0286 1037#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_6_EQUALIZATION_CNTL 0x0288 1038#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_7_EQUALIZATION_CNTL 0x028a 1039#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_8_EQUALIZATION_CNTL 0x028c 1040#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_9_EQUALIZATION_CNTL 0x028e 1041#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_10_EQUALIZATION_CNTL 0x0290 1042#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_11_EQUALIZATION_CNTL 0x0292 1043#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_12_EQUALIZATION_CNTL 0x0294 1044#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_13_EQUALIZATION_CNTL 0x0296 1045#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_14_EQUALIZATION_CNTL 0x0298 1046#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_15_EQUALIZATION_CNTL 0x029a 1047#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ACS_ENH_CAP_LIST 0x02a0 1048#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ACS_CAP 0x02a4 1049#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ACS_CNTL 0x02a6 1050#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ATS_ENH_CAP_LIST 0x02b0 1051#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ATS_CAP 0x02b4 1052#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ATS_CNTL 0x02b6 1053#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_ENH_CAP_LIST 0x02c0 1054#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_CNTL 0x02c4 1055#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_STATUS 0x02c6 1056#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY 0x02c8 1057#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_OUTSTAND_PAGE_REQ_ALLOC 0x02cc 1058#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PASID_ENH_CAP_LIST 0x02d0 1059#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PASID_CAP 0x02d4 1060#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PASID_CNTL 0x02d6 1061#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TPH_REQR_ENH_CAP_LIST 0x02e0 1062#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TPH_REQR_CAP 0x02e4 1063#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TPH_REQR_CNTL 0x02e8 1064#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_ENH_CAP_LIST 0x02f0 1065#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_CAP 0x02f4 1066#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_CNTL 0x02f6 1067#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_ADDR0 0x02f8 1068#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_ADDR1 0x02fc 1069#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_RCV0 0x0300 1070#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_RCV1 0x0304 1071#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_ALL0 0x0308 1072#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_ALL1 0x030c 1073#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_UNTRANSLATED_0 0x0310 1074#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_UNTRANSLATED_1 0x0314 1075#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LTR_ENH_CAP_LIST 0x0320 1076#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LTR_CAP 0x0324 1077#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ARI_ENH_CAP_LIST 0x0328 1078#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ARI_CAP 0x032c 1079#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ARI_CNTL 0x032e 1080#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_ENH_CAP_LIST 0x0330 1081#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CAP 0x0334 1082#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CONTROL 0x0338 1083#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_STATUS 0x033a 1084#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_INITIAL_VFS 0x033c 1085#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_TOTAL_VFS 0x033e 1086#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_NUM_VFS 0x0340 1087#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FUNC_DEP_LINK 0x0342 1088#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FIRST_VF_OFFSET 0x0344 1089#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_STRIDE 0x0346 1090#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_DEVICE_ID 0x034a 1091#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE 0x034c 1092#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_SYSTEM_PAGE_SIZE 0x0350 1093#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_0 0x0354 1094#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_1 0x0358 1095#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_2 0x035c 1096#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_3 0x0360 1097#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_4 0x0364 1098#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_5 0x0368 1099#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET 0x036c 1100#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV 0x0400 1101#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV 0x0404 1102#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW 0x0408 1103#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE 0x040c 1104#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS 0x0410 1105#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL 0x0414 1106#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0 0x0418 1107#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1 0x041c 1108#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2 0x0420 1109#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT 0x0424 1110#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB 0x0428 1111#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS 0x042c 1112#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB 0x0430 1113#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB 0x0434 1114#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB 0x0438 1115#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB 0x043c 1116#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB 0x0440 1117#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB 0x0444 1118#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB 0x0448 1119#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB 0x044c 1120#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB 0x0450 1121#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB 0x0454 1122#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB 0x0458 1123#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB 0x045c 1124#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB 0x0460 1125#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB 0x0464 1126#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB 0x0468 1127#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB 0x046c 1128#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0 0x0470 1129#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1 0x0474 1130#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2 0x0478 1131#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3 0x047c 1132#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4 0x0480 1133#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5 0x0484 1134#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6 0x0488 1135#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7 0x048c 1136#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW8 0x0490 1137#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0 0x04a0 1138#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1 0x04a4 1139#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2 0x04a8 1140#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3 0x04ac 1141#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4 0x04b0 1142#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5 0x04b4 1143#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6 0x04b8 1144#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7 0x04bc 1145#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8 0x04c0 1146#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0 0x04d0 1147#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1 0x04d4 1148#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2 0x04d8 1149#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3 0x04dc 1150#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4 0x04e0 1151#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5 0x04e4 1152#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6 0x04e8 1153#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7 0x04ec 1154#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8 0x04f0 1155 1156 1157// addressBlock: nbio_nbif0_bif_cfg_dev0_epf2_bifcfgdecp 1158// base address: 0x0 1159#define cfgBIF_CFG_DEV0_EPF2_0_VENDOR_ID 0x0000 1160#define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_ID 0x0002 1161#define cfgBIF_CFG_DEV0_EPF2_0_COMMAND 0x0004 1162#define cfgBIF_CFG_DEV0_EPF2_0_STATUS 0x0006 1163#define cfgBIF_CFG_DEV0_EPF2_0_REVISION_ID 0x0008 1164#define cfgBIF_CFG_DEV0_EPF2_0_PROG_INTERFACE 0x0009 1165#define cfgBIF_CFG_DEV0_EPF2_0_SUB_CLASS 0x000a 1166#define cfgBIF_CFG_DEV0_EPF2_0_BASE_CLASS 0x000b 1167#define cfgBIF_CFG_DEV0_EPF2_0_CACHE_LINE 0x000c 1168#define cfgBIF_CFG_DEV0_EPF2_0_LATENCY 0x000d 1169#define cfgBIF_CFG_DEV0_EPF2_0_HEADER 0x000e 1170#define cfgBIF_CFG_DEV0_EPF2_0_BIST 0x000f 1171#define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_1 0x0010 1172#define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_2 0x0014 1173#define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_3 0x0018 1174#define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_4 0x001c 1175#define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_5 0x0020 1176#define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_6 0x0024 1177#define cfgBIF_CFG_DEV0_EPF2_0_ADAPTER_ID 0x002c 1178#define cfgBIF_CFG_DEV0_EPF2_0_ROM_BASE_ADDR 0x0030 1179#define cfgBIF_CFG_DEV0_EPF2_0_CAP_PTR 0x0034 1180#define cfgBIF_CFG_DEV0_EPF2_0_INTERRUPT_LINE 0x003c 1181#define cfgBIF_CFG_DEV0_EPF2_0_INTERRUPT_PIN 0x003d 1182#define cfgBIF_CFG_DEV0_EPF2_0_MIN_GRANT 0x003e 1183#define cfgBIF_CFG_DEV0_EPF2_0_MAX_LATENCY 0x003f 1184#define cfgBIF_CFG_DEV0_EPF2_0_VENDOR_CAP_LIST 0x0048 1185#define cfgBIF_CFG_DEV0_EPF2_0_ADAPTER_ID_W 0x004c 1186#define cfgBIF_CFG_DEV0_EPF2_0_PMI_CAP_LIST 0x0050 1187#define cfgBIF_CFG_DEV0_EPF2_0_PMI_CAP 0x0052 1188#define cfgBIF_CFG_DEV0_EPF2_0_PMI_STATUS_CNTL 0x0054 1189#define cfgBIF_CFG_DEV0_EPF2_0_SBRN 0x0060 1190#define cfgBIF_CFG_DEV0_EPF2_0_FLADJ 0x0061 1191#define cfgBIF_CFG_DEV0_EPF2_0_DBESL_DBESLD 0x0062 1192#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_CAP_LIST 0x0064 1193#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_CAP 0x0066 1194#define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_CAP 0x0068 1195#define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_CNTL 0x006c 1196#define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_STATUS 0x006e 1197#define cfgBIF_CFG_DEV0_EPF2_0_LINK_CAP 0x0070 1198#define cfgBIF_CFG_DEV0_EPF2_0_LINK_CNTL 0x0074 1199#define cfgBIF_CFG_DEV0_EPF2_0_LINK_STATUS 0x0076 1200#define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_CAP2 0x0088 1201#define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2 0x008c 1202#define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_STATUS2 0x008e 1203#define cfgBIF_CFG_DEV0_EPF2_0_LINK_CAP2 0x0090 1204#define cfgBIF_CFG_DEV0_EPF2_0_LINK_CNTL2 0x0094 1205#define cfgBIF_CFG_DEV0_EPF2_0_LINK_STATUS2 0x0096 1206#define cfgBIF_CFG_DEV0_EPF2_0_SLOT_CAP2 0x0098 1207#define cfgBIF_CFG_DEV0_EPF2_0_SLOT_CNTL2 0x009c 1208#define cfgBIF_CFG_DEV0_EPF2_0_SLOT_STATUS2 0x009e 1209#define cfgBIF_CFG_DEV0_EPF2_0_MSI_CAP_LIST 0x00a0 1210#define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_CNTL 0x00a2 1211#define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_ADDR_LO 0x00a4 1212#define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_ADDR_HI 0x00a8 1213#define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_DATA 0x00a8 1214#define cfgBIF_CFG_DEV0_EPF2_0_MSI_MASK 0x00ac 1215#define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_DATA_64 0x00ac 1216#define cfgBIF_CFG_DEV0_EPF2_0_MSI_MASK_64 0x00b0 1217#define cfgBIF_CFG_DEV0_EPF2_0_MSI_PENDING 0x00b0 1218#define cfgBIF_CFG_DEV0_EPF2_0_MSI_PENDING_64 0x00b4 1219#define cfgBIF_CFG_DEV0_EPF2_0_MSIX_CAP_LIST 0x00c0 1220#define cfgBIF_CFG_DEV0_EPF2_0_MSIX_MSG_CNTL 0x00c2 1221#define cfgBIF_CFG_DEV0_EPF2_0_MSIX_TABLE 0x00c4 1222#define cfgBIF_CFG_DEV0_EPF2_0_MSIX_PBA 0x00c8 1223#define cfgBIF_CFG_DEV0_EPF2_0_SATA_CAP_0 0x00d0 1224#define cfgBIF_CFG_DEV0_EPF2_0_SATA_CAP_1 0x00d4 1225#define cfgBIF_CFG_DEV0_EPF2_0_SATA_IDP_INDEX 0x00d8 1226#define cfgBIF_CFG_DEV0_EPF2_0_SATA_IDP_DATA 0x00dc 1227#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST 0x0100 1228#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_HDR 0x0104 1229#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC1 0x0108 1230#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC2 0x010c 1231#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST 0x0150 1232#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_STATUS 0x0154 1233#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_MASK 0x0158 1234#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_SEVERITY 0x015c 1235#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_CORR_ERR_STATUS 0x0160 1236#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_CORR_ERR_MASK 0x0164 1237#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ADV_ERR_CAP_CNTL 0x0168 1238#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG0 0x016c 1239#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG1 0x0170 1240#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG2 0x0174 1241#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG3 0x0178 1242#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG0 0x0188 1243#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG1 0x018c 1244#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG2 0x0190 1245#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG3 0x0194 1246#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR_ENH_CAP_LIST 0x0200 1247#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR1_CAP 0x0204 1248#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR1_CNTL 0x0208 1249#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR2_CAP 0x020c 1250#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR2_CNTL 0x0210 1251#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR3_CAP 0x0214 1252#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR3_CNTL 0x0218 1253#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR4_CAP 0x021c 1254#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR4_CNTL 0x0220 1255#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR5_CAP 0x0224 1256#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR5_CNTL 0x0228 1257#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR6_CAP 0x022c 1258#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR6_CNTL 0x0230 1259#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_ENH_CAP_LIST 0x0240 1260#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA_SELECT 0x0244 1261#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA 0x0248 1262#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_CAP 0x024c 1263#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_ENH_CAP_LIST 0x0250 1264#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_CAP 0x0254 1265#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_LATENCY_INDICATOR 0x0258 1266#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_STATUS 0x025c 1267#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_CNTL 0x025e 1268#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 0x0260 1269#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 0x0261 1270#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 0x0262 1271#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 0x0263 1272#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 0x0264 1273#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 0x0265 1274#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 0x0266 1275#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 0x0267 1276#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ACS_ENH_CAP_LIST 0x02a0 1277#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ACS_CAP 0x02a4 1278#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ACS_CNTL 0x02a6 1279#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ARI_ENH_CAP_LIST 0x0328 1280#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ARI_CAP 0x032c 1281#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ARI_CNTL 0x032e 1282 1283 1284// addressBlock: nbio_nbif0_bif_cfg_dev0_epf3_bifcfgdecp 1285// base address: 0x0 1286#define cfgBIF_CFG_DEV0_EPF3_0_VENDOR_ID 0x0000 1287#define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_ID 0x0002 1288#define cfgBIF_CFG_DEV0_EPF3_0_COMMAND 0x0004 1289#define cfgBIF_CFG_DEV0_EPF3_0_STATUS 0x0006 1290#define cfgBIF_CFG_DEV0_EPF3_0_REVISION_ID 0x0008 1291#define cfgBIF_CFG_DEV0_EPF3_0_PROG_INTERFACE 0x0009 1292#define cfgBIF_CFG_DEV0_EPF3_0_SUB_CLASS 0x000a 1293#define cfgBIF_CFG_DEV0_EPF3_0_BASE_CLASS 0x000b 1294#define cfgBIF_CFG_DEV0_EPF3_0_CACHE_LINE 0x000c 1295#define cfgBIF_CFG_DEV0_EPF3_0_LATENCY 0x000d 1296#define cfgBIF_CFG_DEV0_EPF3_0_HEADER 0x000e 1297#define cfgBIF_CFG_DEV0_EPF3_0_BIST 0x000f 1298#define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_1 0x0010 1299#define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_2 0x0014 1300#define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_3 0x0018 1301#define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_4 0x001c 1302#define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_5 0x0020 1303#define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_6 0x0024 1304#define cfgBIF_CFG_DEV0_EPF3_0_ADAPTER_ID 0x002c 1305#define cfgBIF_CFG_DEV0_EPF3_0_ROM_BASE_ADDR 0x0030 1306#define cfgBIF_CFG_DEV0_EPF3_0_CAP_PTR 0x0034 1307#define cfgBIF_CFG_DEV0_EPF3_0_INTERRUPT_LINE 0x003c 1308#define cfgBIF_CFG_DEV0_EPF3_0_INTERRUPT_PIN 0x003d 1309#define cfgBIF_CFG_DEV0_EPF3_0_MIN_GRANT 0x003e 1310#define cfgBIF_CFG_DEV0_EPF3_0_MAX_LATENCY 0x003f 1311#define cfgBIF_CFG_DEV0_EPF3_0_VENDOR_CAP_LIST 0x0048 1312#define cfgBIF_CFG_DEV0_EPF3_0_ADAPTER_ID_W 0x004c 1313#define cfgBIF_CFG_DEV0_EPF3_0_PMI_CAP_LIST 0x0050 1314#define cfgBIF_CFG_DEV0_EPF3_0_PMI_CAP 0x0052 1315#define cfgBIF_CFG_DEV0_EPF3_0_PMI_STATUS_CNTL 0x0054 1316#define cfgBIF_CFG_DEV0_EPF3_0_SBRN 0x0060 1317#define cfgBIF_CFG_DEV0_EPF3_0_FLADJ 0x0061 1318#define cfgBIF_CFG_DEV0_EPF3_0_DBESL_DBESLD 0x0062 1319#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_CAP_LIST 0x0064 1320#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_CAP 0x0066 1321#define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_CAP 0x0068 1322#define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_CNTL 0x006c 1323#define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_STATUS 0x006e 1324#define cfgBIF_CFG_DEV0_EPF3_0_LINK_CAP 0x0070 1325#define cfgBIF_CFG_DEV0_EPF3_0_LINK_CNTL 0x0074 1326#define cfgBIF_CFG_DEV0_EPF3_0_LINK_STATUS 0x0076 1327#define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_CAP2 0x0088 1328#define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_CNTL2 0x008c 1329#define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_STATUS2 0x008e 1330#define cfgBIF_CFG_DEV0_EPF3_0_LINK_CAP2 0x0090 1331#define cfgBIF_CFG_DEV0_EPF3_0_LINK_CNTL2 0x0094 1332#define cfgBIF_CFG_DEV0_EPF3_0_LINK_STATUS2 0x0096 1333#define cfgBIF_CFG_DEV0_EPF3_0_SLOT_CAP2 0x0098 1334#define cfgBIF_CFG_DEV0_EPF3_0_SLOT_CNTL2 0x009c 1335#define cfgBIF_CFG_DEV0_EPF3_0_SLOT_STATUS2 0x009e 1336#define cfgBIF_CFG_DEV0_EPF3_0_MSI_CAP_LIST 0x00a0 1337#define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_CNTL 0x00a2 1338#define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_LO 0x00a4 1339#define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_HI 0x00a8 1340#define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA 0x00a8 1341#define cfgBIF_CFG_DEV0_EPF3_0_MSI_MASK 0x00ac 1342#define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA_64 0x00ac 1343#define cfgBIF_CFG_DEV0_EPF3_0_MSI_MASK_64 0x00b0 1344#define cfgBIF_CFG_DEV0_EPF3_0_MSI_PENDING 0x00b0 1345#define cfgBIF_CFG_DEV0_EPF3_0_MSI_PENDING_64 0x00b4 1346#define cfgBIF_CFG_DEV0_EPF3_0_MSIX_CAP_LIST 0x00c0 1347#define cfgBIF_CFG_DEV0_EPF3_0_MSIX_MSG_CNTL 0x00c2 1348#define cfgBIF_CFG_DEV0_EPF3_0_MSIX_TABLE 0x00c4 1349#define cfgBIF_CFG_DEV0_EPF3_0_MSIX_PBA 0x00c8 1350#define cfgBIF_CFG_DEV0_EPF3_0_SATA_CAP_0 0x00d0 1351#define cfgBIF_CFG_DEV0_EPF3_0_SATA_CAP_1 0x00d4 1352#define cfgBIF_CFG_DEV0_EPF3_0_SATA_IDP_INDEX 0x00d8 1353#define cfgBIF_CFG_DEV0_EPF3_0_SATA_IDP_DATA 0x00dc 1354#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST 0x0100 1355#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_HDR 0x0104 1356#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC1 0x0108 1357#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC2 0x010c 1358#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST 0x0150 1359#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_STATUS 0x0154 1360#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_MASK 0x0158 1361#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_SEVERITY 0x015c 1362#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_CORR_ERR_STATUS 0x0160 1363#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_CORR_ERR_MASK 0x0164 1364#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ADV_ERR_CAP_CNTL 0x0168 1365#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG0 0x016c 1366#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG1 0x0170 1367#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG2 0x0174 1368#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG3 0x0178 1369#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG0 0x0188 1370#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG1 0x018c 1371#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG2 0x0190 1372#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG3 0x0194 1373#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR_ENH_CAP_LIST 0x0200 1374#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR1_CAP 0x0204 1375#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR1_CNTL 0x0208 1376#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR2_CAP 0x020c 1377#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR2_CNTL 0x0210 1378#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR3_CAP 0x0214 1379#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR3_CNTL 0x0218 1380#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR4_CAP 0x021c 1381#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR4_CNTL 0x0220 1382#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR5_CAP 0x0224 1383#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR5_CNTL 0x0228 1384#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR6_CAP 0x022c 1385#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR6_CNTL 0x0230 1386#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_ENH_CAP_LIST 0x0240 1387#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_DATA_SELECT 0x0244 1388#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_DATA 0x0248 1389#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_CAP 0x024c 1390#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_ENH_CAP_LIST 0x0250 1391#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_CAP 0x0254 1392#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_LATENCY_INDICATOR 0x0258 1393#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_STATUS 0x025c 1394#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_CNTL 0x025e 1395#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 0x0260 1396#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 0x0261 1397#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 0x0262 1398#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 0x0263 1399#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 0x0264 1400#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 0x0265 1401#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 0x0266 1402#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 0x0267 1403#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ACS_ENH_CAP_LIST 0x02a0 1404#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ACS_CAP 0x02a4 1405#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ACS_CNTL 0x02a6 1406#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ARI_ENH_CAP_LIST 0x0328 1407#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ARI_CAP 0x032c 1408#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ARI_CNTL 0x032e 1409 1410 1411// addressBlock: nbio_nbif0_bif_cfg_dev0_epf4_bifcfgdecp 1412// base address: 0x0 1413#define cfgBIF_CFG_DEV0_EPF4_0_VENDOR_ID 0x0000 1414#define cfgBIF_CFG_DEV0_EPF4_0_DEVICE_ID 0x0002 1415#define cfgBIF_CFG_DEV0_EPF4_0_COMMAND 0x0004 1416#define cfgBIF_CFG_DEV0_EPF4_0_STATUS 0x0006 1417#define cfgBIF_CFG_DEV0_EPF4_0_REVISION_ID 0x0008 1418#define cfgBIF_CFG_DEV0_EPF4_0_PROG_INTERFACE 0x0009 1419#define cfgBIF_CFG_DEV0_EPF4_0_SUB_CLASS 0x000a 1420#define cfgBIF_CFG_DEV0_EPF4_0_BASE_CLASS 0x000b 1421#define cfgBIF_CFG_DEV0_EPF4_0_CACHE_LINE 0x000c 1422#define cfgBIF_CFG_DEV0_EPF4_0_LATENCY 0x000d 1423#define cfgBIF_CFG_DEV0_EPF4_0_HEADER 0x000e 1424#define cfgBIF_CFG_DEV0_EPF4_0_BIST 0x000f 1425#define cfgBIF_CFG_DEV0_EPF4_0_BASE_ADDR_1 0x0010 1426#define cfgBIF_CFG_DEV0_EPF4_0_BASE_ADDR_2 0x0014 1427#define cfgBIF_CFG_DEV0_EPF4_0_BASE_ADDR_3 0x0018 1428#define cfgBIF_CFG_DEV0_EPF4_0_BASE_ADDR_4 0x001c 1429#define cfgBIF_CFG_DEV0_EPF4_0_BASE_ADDR_5 0x0020 1430#define cfgBIF_CFG_DEV0_EPF4_0_BASE_ADDR_6 0x0024 1431#define cfgBIF_CFG_DEV0_EPF4_0_ADAPTER_ID 0x002c 1432#define cfgBIF_CFG_DEV0_EPF4_0_ROM_BASE_ADDR 0x0030 1433#define cfgBIF_CFG_DEV0_EPF4_0_CAP_PTR 0x0034 1434#define cfgBIF_CFG_DEV0_EPF4_0_INTERRUPT_LINE 0x003c 1435#define cfgBIF_CFG_DEV0_EPF4_0_INTERRUPT_PIN 0x003d 1436#define cfgBIF_CFG_DEV0_EPF4_0_MIN_GRANT 0x003e 1437#define cfgBIF_CFG_DEV0_EPF4_0_MAX_LATENCY 0x003f 1438#define cfgBIF_CFG_DEV0_EPF4_0_VENDOR_CAP_LIST 0x0048 1439#define cfgBIF_CFG_DEV0_EPF4_0_ADAPTER_ID_W 0x004c 1440#define cfgBIF_CFG_DEV0_EPF4_0_PMI_CAP_LIST 0x0050 1441#define cfgBIF_CFG_DEV0_EPF4_0_PMI_CAP 0x0052 1442#define cfgBIF_CFG_DEV0_EPF4_0_PMI_STATUS_CNTL 0x0054 1443#define cfgBIF_CFG_DEV0_EPF4_0_SBRN 0x0060 1444#define cfgBIF_CFG_DEV0_EPF4_0_FLADJ 0x0061 1445#define cfgBIF_CFG_DEV0_EPF4_0_DBESL_DBESLD 0x0062 1446#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_CAP_LIST 0x0064 1447#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_CAP 0x0066 1448#define cfgBIF_CFG_DEV0_EPF4_0_DEVICE_CAP 0x0068 1449#define cfgBIF_CFG_DEV0_EPF4_0_DEVICE_CNTL 0x006c 1450#define cfgBIF_CFG_DEV0_EPF4_0_DEVICE_STATUS 0x006e 1451#define cfgBIF_CFG_DEV0_EPF4_0_LINK_CAP 0x0070 1452#define cfgBIF_CFG_DEV0_EPF4_0_LINK_CNTL 0x0074 1453#define cfgBIF_CFG_DEV0_EPF4_0_LINK_STATUS 0x0076 1454#define cfgBIF_CFG_DEV0_EPF4_0_DEVICE_CAP2 0x0088 1455#define cfgBIF_CFG_DEV0_EPF4_0_DEVICE_CNTL2 0x008c 1456#define cfgBIF_CFG_DEV0_EPF4_0_DEVICE_STATUS2 0x008e 1457#define cfgBIF_CFG_DEV0_EPF4_0_LINK_CAP2 0x0090 1458#define cfgBIF_CFG_DEV0_EPF4_0_LINK_CNTL2 0x0094 1459#define cfgBIF_CFG_DEV0_EPF4_0_LINK_STATUS2 0x0096 1460#define cfgBIF_CFG_DEV0_EPF4_0_SLOT_CAP2 0x0098 1461#define cfgBIF_CFG_DEV0_EPF4_0_SLOT_CNTL2 0x009c 1462#define cfgBIF_CFG_DEV0_EPF4_0_SLOT_STATUS2 0x009e 1463#define cfgBIF_CFG_DEV0_EPF4_0_MSI_CAP_LIST 0x00a0 1464#define cfgBIF_CFG_DEV0_EPF4_0_MSI_MSG_CNTL 0x00a2 1465#define cfgBIF_CFG_DEV0_EPF4_0_MSI_MSG_ADDR_LO 0x00a4 1466#define cfgBIF_CFG_DEV0_EPF4_0_MSI_MSG_ADDR_HI 0x00a8 1467#define cfgBIF_CFG_DEV0_EPF4_0_MSI_MSG_DATA 0x00a8 1468#define cfgBIF_CFG_DEV0_EPF4_0_MSI_MASK 0x00ac 1469#define cfgBIF_CFG_DEV0_EPF4_0_MSI_MSG_DATA_64 0x00ac 1470#define cfgBIF_CFG_DEV0_EPF4_0_MSI_MASK_64 0x00b0 1471#define cfgBIF_CFG_DEV0_EPF4_0_MSI_PENDING 0x00b0 1472#define cfgBIF_CFG_DEV0_EPF4_0_MSI_PENDING_64 0x00b4 1473#define cfgBIF_CFG_DEV0_EPF4_0_MSIX_CAP_LIST 0x00c0 1474#define cfgBIF_CFG_DEV0_EPF4_0_MSIX_MSG_CNTL 0x00c2 1475#define cfgBIF_CFG_DEV0_EPF4_0_MSIX_TABLE 0x00c4 1476#define cfgBIF_CFG_DEV0_EPF4_0_MSIX_PBA 0x00c8 1477#define cfgBIF_CFG_DEV0_EPF4_0_SATA_CAP_0 0x00d0 1478#define cfgBIF_CFG_DEV0_EPF4_0_SATA_CAP_1 0x00d4 1479#define cfgBIF_CFG_DEV0_EPF4_0_SATA_IDP_INDEX 0x00d8 1480#define cfgBIF_CFG_DEV0_EPF4_0_SATA_IDP_DATA 0x00dc 1481#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST 0x0100 1482#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC_HDR 0x0104 1483#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC1 0x0108 1484#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC2 0x010c 1485#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST 0x0150 1486#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_UNCORR_ERR_STATUS 0x0154 1487#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_UNCORR_ERR_MASK 0x0158 1488#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_UNCORR_ERR_SEVERITY 0x015c 1489#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_CORR_ERR_STATUS 0x0160 1490#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_CORR_ERR_MASK 0x0164 1491#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_ADV_ERR_CAP_CNTL 0x0168 1492#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG0 0x016c 1493#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG1 0x0170 1494#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG2 0x0174 1495#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG3 0x0178 1496#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG0 0x0188 1497#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG1 0x018c 1498#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG2 0x0190 1499#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG3 0x0194 1500#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR_ENH_CAP_LIST 0x0200 1501#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR1_CAP 0x0204 1502#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR1_CNTL 0x0208 1503#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR2_CAP 0x020c 1504#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR2_CNTL 0x0210 1505#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR3_CAP 0x0214 1506#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR3_CNTL 0x0218 1507#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR4_CAP 0x021c 1508#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR4_CNTL 0x0220 1509#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR5_CAP 0x0224 1510#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR5_CNTL 0x0228 1511#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR6_CAP 0x022c 1512#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR6_CNTL 0x0230 1513#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_ENH_CAP_LIST 0x0240 1514#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_DATA_SELECT 0x0244 1515#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_DATA 0x0248 1516#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_CAP 0x024c 1517#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_ENH_CAP_LIST 0x0250 1518#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_CAP 0x0254 1519#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_LATENCY_INDICATOR 0x0258 1520#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_STATUS 0x025c 1521#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_CNTL 0x025e 1522#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 0x0260 1523#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 0x0261 1524#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 0x0262 1525#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 0x0263 1526#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 0x0264 1527#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 0x0265 1528#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 0x0266 1529#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 0x0267 1530#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_ACS_ENH_CAP_LIST 0x02a0 1531#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_ACS_CAP 0x02a4 1532#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_ACS_CNTL 0x02a6 1533#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_ARI_ENH_CAP_LIST 0x0328 1534#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_ARI_CAP 0x032c 1535#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_ARI_CNTL 0x032e 1536 1537 1538// addressBlock: nbio_nbif0_bif_cfg_dev0_epf5_bifcfgdecp 1539// base address: 0x0 1540#define cfgBIF_CFG_DEV0_EPF5_0_VENDOR_ID 0x0000 1541#define cfgBIF_CFG_DEV0_EPF5_0_DEVICE_ID 0x0002 1542#define cfgBIF_CFG_DEV0_EPF5_0_COMMAND 0x0004 1543#define cfgBIF_CFG_DEV0_EPF5_0_STATUS 0x0006 1544#define cfgBIF_CFG_DEV0_EPF5_0_REVISION_ID 0x0008 1545#define cfgBIF_CFG_DEV0_EPF5_0_PROG_INTERFACE 0x0009 1546#define cfgBIF_CFG_DEV0_EPF5_0_SUB_CLASS 0x000a 1547#define cfgBIF_CFG_DEV0_EPF5_0_BASE_CLASS 0x000b 1548#define cfgBIF_CFG_DEV0_EPF5_0_CACHE_LINE 0x000c 1549#define cfgBIF_CFG_DEV0_EPF5_0_LATENCY 0x000d 1550#define cfgBIF_CFG_DEV0_EPF5_0_HEADER 0x000e 1551#define cfgBIF_CFG_DEV0_EPF5_0_BIST 0x000f 1552#define cfgBIF_CFG_DEV0_EPF5_0_BASE_ADDR_1 0x0010 1553#define cfgBIF_CFG_DEV0_EPF5_0_BASE_ADDR_2 0x0014 1554#define cfgBIF_CFG_DEV0_EPF5_0_BASE_ADDR_3 0x0018 1555#define cfgBIF_CFG_DEV0_EPF5_0_BASE_ADDR_4 0x001c 1556#define cfgBIF_CFG_DEV0_EPF5_0_BASE_ADDR_5 0x0020 1557#define cfgBIF_CFG_DEV0_EPF5_0_BASE_ADDR_6 0x0024 1558#define cfgBIF_CFG_DEV0_EPF5_0_ADAPTER_ID 0x002c 1559#define cfgBIF_CFG_DEV0_EPF5_0_ROM_BASE_ADDR 0x0030 1560#define cfgBIF_CFG_DEV0_EPF5_0_CAP_PTR 0x0034 1561#define cfgBIF_CFG_DEV0_EPF5_0_INTERRUPT_LINE 0x003c 1562#define cfgBIF_CFG_DEV0_EPF5_0_INTERRUPT_PIN 0x003d 1563#define cfgBIF_CFG_DEV0_EPF5_0_MIN_GRANT 0x003e 1564#define cfgBIF_CFG_DEV0_EPF5_0_MAX_LATENCY 0x003f 1565#define cfgBIF_CFG_DEV0_EPF5_0_VENDOR_CAP_LIST 0x0048 1566#define cfgBIF_CFG_DEV0_EPF5_0_ADAPTER_ID_W 0x004c 1567#define cfgBIF_CFG_DEV0_EPF5_0_PMI_CAP_LIST 0x0050 1568#define cfgBIF_CFG_DEV0_EPF5_0_PMI_CAP 0x0052 1569#define cfgBIF_CFG_DEV0_EPF5_0_PMI_STATUS_CNTL 0x0054 1570#define cfgBIF_CFG_DEV0_EPF5_0_SBRN 0x0060 1571#define cfgBIF_CFG_DEV0_EPF5_0_FLADJ 0x0061 1572#define cfgBIF_CFG_DEV0_EPF5_0_DBESL_DBESLD 0x0062 1573#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_CAP_LIST 0x0064 1574#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_CAP 0x0066 1575#define cfgBIF_CFG_DEV0_EPF5_0_DEVICE_CAP 0x0068 1576#define cfgBIF_CFG_DEV0_EPF5_0_DEVICE_CNTL 0x006c 1577#define cfgBIF_CFG_DEV0_EPF5_0_DEVICE_STATUS 0x006e 1578#define cfgBIF_CFG_DEV0_EPF5_0_LINK_CAP 0x0070 1579#define cfgBIF_CFG_DEV0_EPF5_0_LINK_CNTL 0x0074 1580#define cfgBIF_CFG_DEV0_EPF5_0_LINK_STATUS 0x0076 1581#define cfgBIF_CFG_DEV0_EPF5_0_DEVICE_CAP2 0x0088 1582#define cfgBIF_CFG_DEV0_EPF5_0_DEVICE_CNTL2 0x008c 1583#define cfgBIF_CFG_DEV0_EPF5_0_DEVICE_STATUS2 0x008e 1584#define cfgBIF_CFG_DEV0_EPF5_0_LINK_CAP2 0x0090 1585#define cfgBIF_CFG_DEV0_EPF5_0_LINK_CNTL2 0x0094 1586#define cfgBIF_CFG_DEV0_EPF5_0_LINK_STATUS2 0x0096 1587#define cfgBIF_CFG_DEV0_EPF5_0_SLOT_CAP2 0x0098 1588#define cfgBIF_CFG_DEV0_EPF5_0_SLOT_CNTL2 0x009c 1589#define cfgBIF_CFG_DEV0_EPF5_0_SLOT_STATUS2 0x009e 1590#define cfgBIF_CFG_DEV0_EPF5_0_MSI_CAP_LIST 0x00a0 1591#define cfgBIF_CFG_DEV0_EPF5_0_MSI_MSG_CNTL 0x00a2 1592#define cfgBIF_CFG_DEV0_EPF5_0_MSI_MSG_ADDR_LO 0x00a4 1593#define cfgBIF_CFG_DEV0_EPF5_0_MSI_MSG_ADDR_HI 0x00a8 1594#define cfgBIF_CFG_DEV0_EPF5_0_MSI_MSG_DATA 0x00a8 1595#define cfgBIF_CFG_DEV0_EPF5_0_MSI_MASK 0x00ac 1596#define cfgBIF_CFG_DEV0_EPF5_0_MSI_MSG_DATA_64 0x00ac 1597#define cfgBIF_CFG_DEV0_EPF5_0_MSI_MASK_64 0x00b0 1598#define cfgBIF_CFG_DEV0_EPF5_0_MSI_PENDING 0x00b0 1599#define cfgBIF_CFG_DEV0_EPF5_0_MSI_PENDING_64 0x00b4 1600#define cfgBIF_CFG_DEV0_EPF5_0_MSIX_CAP_LIST 0x00c0 1601#define cfgBIF_CFG_DEV0_EPF5_0_MSIX_MSG_CNTL 0x00c2 1602#define cfgBIF_CFG_DEV0_EPF5_0_MSIX_TABLE 0x00c4 1603#define cfgBIF_CFG_DEV0_EPF5_0_MSIX_PBA 0x00c8 1604#define cfgBIF_CFG_DEV0_EPF5_0_SATA_CAP_0 0x00d0 1605#define cfgBIF_CFG_DEV0_EPF5_0_SATA_CAP_1 0x00d4 1606#define cfgBIF_CFG_DEV0_EPF5_0_SATA_IDP_INDEX 0x00d8 1607#define cfgBIF_CFG_DEV0_EPF5_0_SATA_IDP_DATA 0x00dc 1608#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST 0x0100 1609#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC_HDR 0x0104 1610#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC1 0x0108 1611#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC2 0x010c 1612#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST 0x0150 1613#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_UNCORR_ERR_STATUS 0x0154 1614#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_UNCORR_ERR_MASK 0x0158 1615#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_UNCORR_ERR_SEVERITY 0x015c 1616#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_CORR_ERR_STATUS 0x0160 1617#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_CORR_ERR_MASK 0x0164 1618#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_ADV_ERR_CAP_CNTL 0x0168 1619#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG0 0x016c 1620#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG1 0x0170 1621#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG2 0x0174 1622#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG3 0x0178 1623#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG0 0x0188 1624#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG1 0x018c 1625#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG2 0x0190 1626#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG3 0x0194 1627#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR_ENH_CAP_LIST 0x0200 1628#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR1_CAP 0x0204 1629#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR1_CNTL 0x0208 1630#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR2_CAP 0x020c 1631#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR2_CNTL 0x0210 1632#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR3_CAP 0x0214 1633#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR3_CNTL 0x0218 1634#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR4_CAP 0x021c 1635#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR4_CNTL 0x0220 1636#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR5_CAP 0x0224 1637#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR5_CNTL 0x0228 1638#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR6_CAP 0x022c 1639#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR6_CNTL 0x0230 1640#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_ENH_CAP_LIST 0x0240 1641#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_DATA_SELECT 0x0244 1642#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_DATA 0x0248 1643#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_CAP 0x024c 1644#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_ENH_CAP_LIST 0x0250 1645#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_CAP 0x0254 1646#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_LATENCY_INDICATOR 0x0258 1647#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_STATUS 0x025c 1648#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_CNTL 0x025e 1649#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 0x0260 1650#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 0x0261 1651#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 0x0262 1652#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 0x0263 1653#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 0x0264 1654#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 0x0265 1655#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 0x0266 1656#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 0x0267 1657#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_ACS_ENH_CAP_LIST 0x02a0 1658#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_ACS_CAP 0x02a4 1659#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_ACS_CNTL 0x02a6 1660#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_ARI_ENH_CAP_LIST 0x0328 1661#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_ARI_CAP 0x032c 1662#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_ARI_CNTL 0x032e 1663 1664 1665// addressBlock: nbio_nbif0_bif_cfg_dev0_epf6_bifcfgdecp 1666// base address: 0x0 1667#define cfgBIF_CFG_DEV0_EPF6_0_VENDOR_ID 0x0000 1668#define cfgBIF_CFG_DEV0_EPF6_0_DEVICE_ID 0x0002 1669#define cfgBIF_CFG_DEV0_EPF6_0_COMMAND 0x0004 1670#define cfgBIF_CFG_DEV0_EPF6_0_STATUS 0x0006 1671#define cfgBIF_CFG_DEV0_EPF6_0_REVISION_ID 0x0008 1672#define cfgBIF_CFG_DEV0_EPF6_0_PROG_INTERFACE 0x0009 1673#define cfgBIF_CFG_DEV0_EPF6_0_SUB_CLASS 0x000a 1674#define cfgBIF_CFG_DEV0_EPF6_0_BASE_CLASS 0x000b 1675#define cfgBIF_CFG_DEV0_EPF6_0_CACHE_LINE 0x000c 1676#define cfgBIF_CFG_DEV0_EPF6_0_LATENCY 0x000d 1677#define cfgBIF_CFG_DEV0_EPF6_0_HEADER 0x000e 1678#define cfgBIF_CFG_DEV0_EPF6_0_BIST 0x000f 1679#define cfgBIF_CFG_DEV0_EPF6_0_BASE_ADDR_1 0x0010 1680#define cfgBIF_CFG_DEV0_EPF6_0_BASE_ADDR_2 0x0014 1681#define cfgBIF_CFG_DEV0_EPF6_0_BASE_ADDR_3 0x0018 1682#define cfgBIF_CFG_DEV0_EPF6_0_BASE_ADDR_4 0x001c 1683#define cfgBIF_CFG_DEV0_EPF6_0_BASE_ADDR_5 0x0020 1684#define cfgBIF_CFG_DEV0_EPF6_0_BASE_ADDR_6 0x0024 1685#define cfgBIF_CFG_DEV0_EPF6_0_ADAPTER_ID 0x002c 1686#define cfgBIF_CFG_DEV0_EPF6_0_ROM_BASE_ADDR 0x0030 1687#define cfgBIF_CFG_DEV0_EPF6_0_CAP_PTR 0x0034 1688#define cfgBIF_CFG_DEV0_EPF6_0_INTERRUPT_LINE 0x003c 1689#define cfgBIF_CFG_DEV0_EPF6_0_INTERRUPT_PIN 0x003d 1690#define cfgBIF_CFG_DEV0_EPF6_0_MIN_GRANT 0x003e 1691#define cfgBIF_CFG_DEV0_EPF6_0_MAX_LATENCY 0x003f 1692#define cfgBIF_CFG_DEV0_EPF6_0_VENDOR_CAP_LIST 0x0048 1693#define cfgBIF_CFG_DEV0_EPF6_0_ADAPTER_ID_W 0x004c 1694#define cfgBIF_CFG_DEV0_EPF6_0_PMI_CAP_LIST 0x0050 1695#define cfgBIF_CFG_DEV0_EPF6_0_PMI_CAP 0x0052 1696#define cfgBIF_CFG_DEV0_EPF6_0_PMI_STATUS_CNTL 0x0054 1697#define cfgBIF_CFG_DEV0_EPF6_0_SBRN 0x0060 1698#define cfgBIF_CFG_DEV0_EPF6_0_FLADJ 0x0061 1699#define cfgBIF_CFG_DEV0_EPF6_0_DBESL_DBESLD 0x0062 1700#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_CAP_LIST 0x0064 1701#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_CAP 0x0066 1702#define cfgBIF_CFG_DEV0_EPF6_0_DEVICE_CAP 0x0068 1703#define cfgBIF_CFG_DEV0_EPF6_0_DEVICE_CNTL 0x006c 1704#define cfgBIF_CFG_DEV0_EPF6_0_DEVICE_STATUS 0x006e 1705#define cfgBIF_CFG_DEV0_EPF6_0_LINK_CAP 0x0070 1706#define cfgBIF_CFG_DEV0_EPF6_0_LINK_CNTL 0x0074 1707#define cfgBIF_CFG_DEV0_EPF6_0_LINK_STATUS 0x0076 1708#define cfgBIF_CFG_DEV0_EPF6_0_DEVICE_CAP2 0x0088 1709#define cfgBIF_CFG_DEV0_EPF6_0_DEVICE_CNTL2 0x008c 1710#define cfgBIF_CFG_DEV0_EPF6_0_DEVICE_STATUS2 0x008e 1711#define cfgBIF_CFG_DEV0_EPF6_0_LINK_CAP2 0x0090 1712#define cfgBIF_CFG_DEV0_EPF6_0_LINK_CNTL2 0x0094 1713#define cfgBIF_CFG_DEV0_EPF6_0_LINK_STATUS2 0x0096 1714#define cfgBIF_CFG_DEV0_EPF6_0_SLOT_CAP2 0x0098 1715#define cfgBIF_CFG_DEV0_EPF6_0_SLOT_CNTL2 0x009c 1716#define cfgBIF_CFG_DEV0_EPF6_0_SLOT_STATUS2 0x009e 1717#define cfgBIF_CFG_DEV0_EPF6_0_MSI_CAP_LIST 0x00a0 1718#define cfgBIF_CFG_DEV0_EPF6_0_MSI_MSG_CNTL 0x00a2 1719#define cfgBIF_CFG_DEV0_EPF6_0_MSI_MSG_ADDR_LO 0x00a4 1720#define cfgBIF_CFG_DEV0_EPF6_0_MSI_MSG_ADDR_HI 0x00a8 1721#define cfgBIF_CFG_DEV0_EPF6_0_MSI_MSG_DATA 0x00a8 1722#define cfgBIF_CFG_DEV0_EPF6_0_MSI_MASK 0x00ac 1723#define cfgBIF_CFG_DEV0_EPF6_0_MSI_MSG_DATA_64 0x00ac 1724#define cfgBIF_CFG_DEV0_EPF6_0_MSI_MASK_64 0x00b0 1725#define cfgBIF_CFG_DEV0_EPF6_0_MSI_PENDING 0x00b0 1726#define cfgBIF_CFG_DEV0_EPF6_0_MSI_PENDING_64 0x00b4 1727#define cfgBIF_CFG_DEV0_EPF6_0_MSIX_CAP_LIST 0x00c0 1728#define cfgBIF_CFG_DEV0_EPF6_0_MSIX_MSG_CNTL 0x00c2 1729#define cfgBIF_CFG_DEV0_EPF6_0_MSIX_TABLE 0x00c4 1730#define cfgBIF_CFG_DEV0_EPF6_0_MSIX_PBA 0x00c8 1731#define cfgBIF_CFG_DEV0_EPF6_0_SATA_CAP_0 0x00d0 1732#define cfgBIF_CFG_DEV0_EPF6_0_SATA_CAP_1 0x00d4 1733#define cfgBIF_CFG_DEV0_EPF6_0_SATA_IDP_INDEX 0x00d8 1734#define cfgBIF_CFG_DEV0_EPF6_0_SATA_IDP_DATA 0x00dc 1735#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST 0x0100 1736#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC_HDR 0x0104 1737#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC1 0x0108 1738#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC2 0x010c 1739#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST 0x0150 1740#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_UNCORR_ERR_STATUS 0x0154 1741#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_UNCORR_ERR_MASK 0x0158 1742#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_UNCORR_ERR_SEVERITY 0x015c 1743#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_CORR_ERR_STATUS 0x0160 1744#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_CORR_ERR_MASK 0x0164 1745#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_ADV_ERR_CAP_CNTL 0x0168 1746#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG0 0x016c 1747#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG1 0x0170 1748#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG2 0x0174 1749#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG3 0x0178 1750#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG0 0x0188 1751#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG1 0x018c 1752#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG2 0x0190 1753#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG3 0x0194 1754#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR_ENH_CAP_LIST 0x0200 1755#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR1_CAP 0x0204 1756#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR1_CNTL 0x0208 1757#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR2_CAP 0x020c 1758#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR2_CNTL 0x0210 1759#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR3_CAP 0x0214 1760#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR3_CNTL 0x0218 1761#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR4_CAP 0x021c 1762#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR4_CNTL 0x0220 1763#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR5_CAP 0x0224 1764#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR5_CNTL 0x0228 1765#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR6_CAP 0x022c 1766#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR6_CNTL 0x0230 1767#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_ENH_CAP_LIST 0x0240 1768#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_DATA_SELECT 0x0244 1769#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_DATA 0x0248 1770#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_CAP 0x024c 1771#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_ENH_CAP_LIST 0x0250 1772#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_CAP 0x0254 1773#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_LATENCY_INDICATOR 0x0258 1774#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_STATUS 0x025c 1775#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_CNTL 0x025e 1776#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 0x0260 1777#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 0x0261 1778#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 0x0262 1779#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 0x0263 1780#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 0x0264 1781#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 0x0265 1782#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 0x0266 1783#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 0x0267 1784#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_ACS_ENH_CAP_LIST 0x02a0 1785#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_ACS_CAP 0x02a4 1786#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_ACS_CNTL 0x02a6 1787#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_ARI_ENH_CAP_LIST 0x0328 1788#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_ARI_CAP 0x032c 1789#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_ARI_CNTL 0x032e 1790 1791 1792// addressBlock: nbio_nbif0_bif_cfg_dev0_epf7_bifcfgdecp 1793// base address: 0x0 1794#define cfgBIF_CFG_DEV0_EPF7_0_VENDOR_ID 0x0000 1795#define cfgBIF_CFG_DEV0_EPF7_0_DEVICE_ID 0x0002 1796#define cfgBIF_CFG_DEV0_EPF7_0_COMMAND 0x0004 1797#define cfgBIF_CFG_DEV0_EPF7_0_STATUS 0x0006 1798#define cfgBIF_CFG_DEV0_EPF7_0_REVISION_ID 0x0008 1799#define cfgBIF_CFG_DEV0_EPF7_0_PROG_INTERFACE 0x0009 1800#define cfgBIF_CFG_DEV0_EPF7_0_SUB_CLASS 0x000a 1801#define cfgBIF_CFG_DEV0_EPF7_0_BASE_CLASS 0x000b 1802#define cfgBIF_CFG_DEV0_EPF7_0_CACHE_LINE 0x000c 1803#define cfgBIF_CFG_DEV0_EPF7_0_LATENCY 0x000d 1804#define cfgBIF_CFG_DEV0_EPF7_0_HEADER 0x000e 1805#define cfgBIF_CFG_DEV0_EPF7_0_BIST 0x000f 1806#define cfgBIF_CFG_DEV0_EPF7_0_BASE_ADDR_1 0x0010 1807#define cfgBIF_CFG_DEV0_EPF7_0_BASE_ADDR_2 0x0014 1808#define cfgBIF_CFG_DEV0_EPF7_0_BASE_ADDR_3 0x0018 1809#define cfgBIF_CFG_DEV0_EPF7_0_BASE_ADDR_4 0x001c 1810#define cfgBIF_CFG_DEV0_EPF7_0_BASE_ADDR_5 0x0020 1811#define cfgBIF_CFG_DEV0_EPF7_0_BASE_ADDR_6 0x0024 1812#define cfgBIF_CFG_DEV0_EPF7_0_ADAPTER_ID 0x002c 1813#define cfgBIF_CFG_DEV0_EPF7_0_ROM_BASE_ADDR 0x0030 1814#define cfgBIF_CFG_DEV0_EPF7_0_CAP_PTR 0x0034 1815#define cfgBIF_CFG_DEV0_EPF7_0_INTERRUPT_LINE 0x003c 1816#define cfgBIF_CFG_DEV0_EPF7_0_INTERRUPT_PIN 0x003d 1817#define cfgBIF_CFG_DEV0_EPF7_0_MIN_GRANT 0x003e 1818#define cfgBIF_CFG_DEV0_EPF7_0_MAX_LATENCY 0x003f 1819#define cfgBIF_CFG_DEV0_EPF7_0_VENDOR_CAP_LIST 0x0048 1820#define cfgBIF_CFG_DEV0_EPF7_0_ADAPTER_ID_W 0x004c 1821#define cfgBIF_CFG_DEV0_EPF7_0_PMI_CAP_LIST 0x0050 1822#define cfgBIF_CFG_DEV0_EPF7_0_PMI_CAP 0x0052 1823#define cfgBIF_CFG_DEV0_EPF7_0_PMI_STATUS_CNTL 0x0054 1824#define cfgBIF_CFG_DEV0_EPF7_0_SBRN 0x0060 1825#define cfgBIF_CFG_DEV0_EPF7_0_FLADJ 0x0061 1826#define cfgBIF_CFG_DEV0_EPF7_0_DBESL_DBESLD 0x0062 1827#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_CAP_LIST 0x0064 1828#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_CAP 0x0066 1829#define cfgBIF_CFG_DEV0_EPF7_0_DEVICE_CAP 0x0068 1830#define cfgBIF_CFG_DEV0_EPF7_0_DEVICE_CNTL 0x006c 1831#define cfgBIF_CFG_DEV0_EPF7_0_DEVICE_STATUS 0x006e 1832#define cfgBIF_CFG_DEV0_EPF7_0_LINK_CAP 0x0070 1833#define cfgBIF_CFG_DEV0_EPF7_0_LINK_CNTL 0x0074 1834#define cfgBIF_CFG_DEV0_EPF7_0_LINK_STATUS 0x0076 1835#define cfgBIF_CFG_DEV0_EPF7_0_DEVICE_CAP2 0x0088 1836#define cfgBIF_CFG_DEV0_EPF7_0_DEVICE_CNTL2 0x008c 1837#define cfgBIF_CFG_DEV0_EPF7_0_DEVICE_STATUS2 0x008e 1838#define cfgBIF_CFG_DEV0_EPF7_0_LINK_CAP2 0x0090 1839#define cfgBIF_CFG_DEV0_EPF7_0_LINK_CNTL2 0x0094 1840#define cfgBIF_CFG_DEV0_EPF7_0_LINK_STATUS2 0x0096 1841#define cfgBIF_CFG_DEV0_EPF7_0_SLOT_CAP2 0x0098 1842#define cfgBIF_CFG_DEV0_EPF7_0_SLOT_CNTL2 0x009c 1843#define cfgBIF_CFG_DEV0_EPF7_0_SLOT_STATUS2 0x009e 1844#define cfgBIF_CFG_DEV0_EPF7_0_MSI_CAP_LIST 0x00a0 1845#define cfgBIF_CFG_DEV0_EPF7_0_MSI_MSG_CNTL 0x00a2 1846#define cfgBIF_CFG_DEV0_EPF7_0_MSI_MSG_ADDR_LO 0x00a4 1847#define cfgBIF_CFG_DEV0_EPF7_0_MSI_MSG_ADDR_HI 0x00a8 1848#define cfgBIF_CFG_DEV0_EPF7_0_MSI_MSG_DATA 0x00a8 1849#define cfgBIF_CFG_DEV0_EPF7_0_MSI_MASK 0x00ac 1850#define cfgBIF_CFG_DEV0_EPF7_0_MSI_MSG_DATA_64 0x00ac 1851#define cfgBIF_CFG_DEV0_EPF7_0_MSI_MASK_64 0x00b0 1852#define cfgBIF_CFG_DEV0_EPF7_0_MSI_PENDING 0x00b0 1853#define cfgBIF_CFG_DEV0_EPF7_0_MSI_PENDING_64 0x00b4 1854#define cfgBIF_CFG_DEV0_EPF7_0_MSIX_CAP_LIST 0x00c0 1855#define cfgBIF_CFG_DEV0_EPF7_0_MSIX_MSG_CNTL 0x00c2 1856#define cfgBIF_CFG_DEV0_EPF7_0_MSIX_TABLE 0x00c4 1857#define cfgBIF_CFG_DEV0_EPF7_0_MSIX_PBA 0x00c8 1858#define cfgBIF_CFG_DEV0_EPF7_0_SATA_CAP_0 0x00d0 1859#define cfgBIF_CFG_DEV0_EPF7_0_SATA_CAP_1 0x00d4 1860#define cfgBIF_CFG_DEV0_EPF7_0_SATA_IDP_INDEX 0x00d8 1861#define cfgBIF_CFG_DEV0_EPF7_0_SATA_IDP_DATA 0x00dc 1862#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST 0x0100 1863#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC_HDR 0x0104 1864#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC1 0x0108 1865#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC2 0x010c 1866#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST 0x0150 1867#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_UNCORR_ERR_STATUS 0x0154 1868#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_UNCORR_ERR_MASK 0x0158 1869#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_UNCORR_ERR_SEVERITY 0x015c 1870#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_CORR_ERR_STATUS 0x0160 1871#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_CORR_ERR_MASK 0x0164 1872#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_ADV_ERR_CAP_CNTL 0x0168 1873#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG0 0x016c 1874#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG1 0x0170 1875#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG2 0x0174 1876#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG3 0x0178 1877#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG0 0x0188 1878#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG1 0x018c 1879#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG2 0x0190 1880#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG3 0x0194 1881#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR_ENH_CAP_LIST 0x0200 1882#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR1_CAP 0x0204 1883#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR1_CNTL 0x0208 1884#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR2_CAP 0x020c 1885#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR2_CNTL 0x0210 1886#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR3_CAP 0x0214 1887#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR3_CNTL 0x0218 1888#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR4_CAP 0x021c 1889#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR4_CNTL 0x0220 1890#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR5_CAP 0x0224 1891#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR5_CNTL 0x0228 1892#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR6_CAP 0x022c 1893#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR6_CNTL 0x0230 1894#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_ENH_CAP_LIST 0x0240 1895#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_DATA_SELECT 0x0244 1896#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_DATA 0x0248 1897#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_CAP 0x024c 1898#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_ENH_CAP_LIST 0x0250 1899#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_CAP 0x0254 1900#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_LATENCY_INDICATOR 0x0258 1901#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_STATUS 0x025c 1902#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_CNTL 0x025e 1903#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 0x0260 1904#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 0x0261 1905#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 0x0262 1906#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 0x0263 1907#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 0x0264 1908#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 0x0265 1909#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 0x0266 1910#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 0x0267 1911#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_ACS_ENH_CAP_LIST 0x02a0 1912#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_ACS_CAP 0x02a4 1913#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_ACS_CNTL 0x02a6 1914#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_ARI_ENH_CAP_LIST 0x0328 1915#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_ARI_CAP 0x032c 1916#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_ARI_CNTL 0x032e 1917 1918 1919// addressBlock: nbio_nbif0_bif_cfg_dev1_epf0_bifcfgdecp 1920// base address: 0x0 1921#define cfgBIF_CFG_DEV1_EPF0_0_VENDOR_ID 0x0000 1922#define cfgBIF_CFG_DEV1_EPF0_0_DEVICE_ID 0x0002 1923#define cfgBIF_CFG_DEV1_EPF0_0_COMMAND 0x0004 1924#define cfgBIF_CFG_DEV1_EPF0_0_STATUS 0x0006 1925#define cfgBIF_CFG_DEV1_EPF0_0_REVISION_ID 0x0008 1926#define cfgBIF_CFG_DEV1_EPF0_0_PROG_INTERFACE 0x0009 1927#define cfgBIF_CFG_DEV1_EPF0_0_SUB_CLASS 0x000a 1928#define cfgBIF_CFG_DEV1_EPF0_0_BASE_CLASS 0x000b 1929#define cfgBIF_CFG_DEV1_EPF0_0_CACHE_LINE 0x000c 1930#define cfgBIF_CFG_DEV1_EPF0_0_LATENCY 0x000d 1931#define cfgBIF_CFG_DEV1_EPF0_0_HEADER 0x000e 1932#define cfgBIF_CFG_DEV1_EPF0_0_BIST 0x000f 1933#define cfgBIF_CFG_DEV1_EPF0_0_BASE_ADDR_1 0x0010 1934#define cfgBIF_CFG_DEV1_EPF0_0_BASE_ADDR_2 0x0014 1935#define cfgBIF_CFG_DEV1_EPF0_0_BASE_ADDR_3 0x0018 1936#define cfgBIF_CFG_DEV1_EPF0_0_BASE_ADDR_4 0x001c 1937#define cfgBIF_CFG_DEV1_EPF0_0_BASE_ADDR_5 0x0020 1938#define cfgBIF_CFG_DEV1_EPF0_0_BASE_ADDR_6 0x0024 1939#define cfgBIF_CFG_DEV1_EPF0_0_ADAPTER_ID 0x002c 1940#define cfgBIF_CFG_DEV1_EPF0_0_ROM_BASE_ADDR 0x0030 1941#define cfgBIF_CFG_DEV1_EPF0_0_CAP_PTR 0x0034 1942#define cfgBIF_CFG_DEV1_EPF0_0_INTERRUPT_LINE 0x003c 1943#define cfgBIF_CFG_DEV1_EPF0_0_INTERRUPT_PIN 0x003d 1944#define cfgBIF_CFG_DEV1_EPF0_0_MIN_GRANT 0x003e 1945#define cfgBIF_CFG_DEV1_EPF0_0_MAX_LATENCY 0x003f 1946#define cfgBIF_CFG_DEV1_EPF0_0_VENDOR_CAP_LIST 0x0048 1947#define cfgBIF_CFG_DEV1_EPF0_0_ADAPTER_ID_W 0x004c 1948#define cfgBIF_CFG_DEV1_EPF0_0_PMI_CAP_LIST 0x0050 1949#define cfgBIF_CFG_DEV1_EPF0_0_PMI_CAP 0x0052 1950#define cfgBIF_CFG_DEV1_EPF0_0_PMI_STATUS_CNTL 0x0054 1951#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_CAP_LIST 0x0064 1952#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_CAP 0x0066 1953#define cfgBIF_CFG_DEV1_EPF0_0_DEVICE_CAP 0x0068 1954#define cfgBIF_CFG_DEV1_EPF0_0_DEVICE_CNTL 0x006c 1955#define cfgBIF_CFG_DEV1_EPF0_0_DEVICE_STATUS 0x006e 1956#define cfgBIF_CFG_DEV1_EPF0_0_LINK_CAP 0x0070 1957#define cfgBIF_CFG_DEV1_EPF0_0_LINK_CNTL 0x0074 1958#define cfgBIF_CFG_DEV1_EPF0_0_LINK_STATUS 0x0076 1959#define cfgBIF_CFG_DEV1_EPF0_0_DEVICE_CAP2 0x0088 1960#define cfgBIF_CFG_DEV1_EPF0_0_DEVICE_CNTL2 0x008c 1961#define cfgBIF_CFG_DEV1_EPF0_0_DEVICE_STATUS2 0x008e 1962#define cfgBIF_CFG_DEV1_EPF0_0_LINK_CAP2 0x0090 1963#define cfgBIF_CFG_DEV1_EPF0_0_LINK_CNTL2 0x0094 1964#define cfgBIF_CFG_DEV1_EPF0_0_LINK_STATUS2 0x0096 1965#define cfgBIF_CFG_DEV1_EPF0_0_SLOT_CAP2 0x0098 1966#define cfgBIF_CFG_DEV1_EPF0_0_SLOT_CNTL2 0x009c 1967#define cfgBIF_CFG_DEV1_EPF0_0_SLOT_STATUS2 0x009e 1968#define cfgBIF_CFG_DEV1_EPF0_0_MSI_CAP_LIST 0x00a0 1969#define cfgBIF_CFG_DEV1_EPF0_0_MSI_MSG_CNTL 0x00a2 1970#define cfgBIF_CFG_DEV1_EPF0_0_MSI_MSG_ADDR_LO 0x00a4 1971#define cfgBIF_CFG_DEV1_EPF0_0_MSI_MSG_ADDR_HI 0x00a8 1972#define cfgBIF_CFG_DEV1_EPF0_0_MSI_MSG_DATA 0x00a8 1973#define cfgBIF_CFG_DEV1_EPF0_0_MSI_MASK 0x00ac 1974#define cfgBIF_CFG_DEV1_EPF0_0_MSI_MSG_DATA_64 0x00ac 1975#define cfgBIF_CFG_DEV1_EPF0_0_MSI_MASK_64 0x00b0 1976#define cfgBIF_CFG_DEV1_EPF0_0_MSI_PENDING 0x00b0 1977#define cfgBIF_CFG_DEV1_EPF0_0_MSI_PENDING_64 0x00b4 1978#define cfgBIF_CFG_DEV1_EPF0_0_MSIX_CAP_LIST 0x00c0 1979#define cfgBIF_CFG_DEV1_EPF0_0_MSIX_MSG_CNTL 0x00c2 1980#define cfgBIF_CFG_DEV1_EPF0_0_MSIX_TABLE 0x00c4 1981#define cfgBIF_CFG_DEV1_EPF0_0_MSIX_PBA 0x00c8 1982#define cfgBIF_CFG_DEV1_EPF0_0_SATA_CAP_0 0x00d0 1983#define cfgBIF_CFG_DEV1_EPF0_0_SATA_CAP_1 0x00d4 1984#define cfgBIF_CFG_DEV1_EPF0_0_SATA_IDP_INDEX 0x00d8 1985#define cfgBIF_CFG_DEV1_EPF0_0_SATA_IDP_DATA 0x00dc 1986#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST 0x0100 1987#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR 0x0104 1988#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC1 0x0108 1989#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC2 0x010c 1990#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VC_ENH_CAP_LIST 0x0110 1991#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_CAP_REG1 0x0114 1992#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_CAP_REG2 0x0118 1993#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_CNTL 0x011c 1994#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_STATUS 0x011e 1995#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_CAP 0x0120 1996#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_CNTL 0x0124 1997#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_STATUS 0x012a 1998#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CAP 0x012c 1999#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CNTL 0x0130 2000#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_STATUS 0x0136
2001#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST 0x0150 2002#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_UNCORR_ERR_STATUS 0x0154 2003#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_UNCORR_ERR_MASK 0x0158 2004#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_UNCORR_ERR_SEVERITY 0x015c 2005#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_CORR_ERR_STATUS 0x0160 2006#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_CORR_ERR_MASK 0x0164 2007#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_ADV_ERR_CAP_CNTL 0x0168 2008#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG0 0x016c 2009#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG1 0x0170 2010#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG2 0x0174 2011#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG3 0x0178 2012#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG0 0x0188 2013#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG1 0x018c 2014#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG2 0x0190 2015#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG3 0x0194 2016#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR_ENH_CAP_LIST 0x0200 2017#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR1_CAP 0x0204 2018#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR1_CNTL 0x0208 2019#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR2_CAP 0x020c 2020#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR2_CNTL 0x0210 2021#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR3_CAP 0x0214 2022#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR3_CNTL 0x0218 2023#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR4_CAP 0x021c 2024#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR4_CNTL 0x0220 2025#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR5_CAP 0x0224 2026#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR5_CNTL 0x0228 2027#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR6_CAP 0x022c 2028#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR6_CNTL 0x0230 2029#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST 0x0240 2030#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_DATA_SELECT 0x0244 2031#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_DATA 0x0248 2032#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_CAP 0x024c 2033#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_ENH_CAP_LIST 0x0250 2034#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_CAP 0x0254 2035#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_LATENCY_INDICATOR 0x0258 2036#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_STATUS 0x025c 2037#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_CNTL 0x025e 2038#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 0x0260 2039#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 0x0261 2040#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 0x0262 2041#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 0x0263 2042#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 0x0264 2043#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 0x0265 2044#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 0x0266 2045#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 0x0267 2046#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_SECONDARY_ENH_CAP_LIST 0x0270 2047#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LINK_CNTL3 0x0274 2048#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_ERROR_STATUS 0x0278 2049#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_0_EQUALIZATION_CNTL 0x027c 2050#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_1_EQUALIZATION_CNTL 0x027e 2051#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_2_EQUALIZATION_CNTL 0x0280 2052#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_3_EQUALIZATION_CNTL 0x0282 2053#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_4_EQUALIZATION_CNTL 0x0284 2054#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_5_EQUALIZATION_CNTL 0x0286 2055#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_6_EQUALIZATION_CNTL 0x0288 2056#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_7_EQUALIZATION_CNTL 0x028a 2057#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_8_EQUALIZATION_CNTL 0x028c 2058#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_9_EQUALIZATION_CNTL 0x028e 2059#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_10_EQUALIZATION_CNTL 0x0290 2060#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_11_EQUALIZATION_CNTL 0x0292 2061#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_12_EQUALIZATION_CNTL 0x0294 2062#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_13_EQUALIZATION_CNTL 0x0296 2063#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_14_EQUALIZATION_CNTL 0x0298 2064#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_15_EQUALIZATION_CNTL 0x029a 2065#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_ACS_ENH_CAP_LIST 0x02a0 2066#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_ACS_CAP 0x02a4 2067#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_ACS_CNTL 0x02a6 2068#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LTR_ENH_CAP_LIST 0x0320 2069#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LTR_CAP 0x0324 2070#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_ARI_ENH_CAP_LIST 0x0328 2071#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_ARI_CAP 0x032c 2072#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_ARI_CNTL 0x032e 2073 2074 2075// addressBlock: nbio_nbif0_bif_cfg_dev1_epf1_bifcfgdecp 2076// base address: 0x0 2077#define cfgBIF_CFG_DEV1_EPF1_0_VENDOR_ID 0x0000 2078#define cfgBIF_CFG_DEV1_EPF1_0_DEVICE_ID 0x0002 2079#define cfgBIF_CFG_DEV1_EPF1_0_COMMAND 0x0004 2080#define cfgBIF_CFG_DEV1_EPF1_0_STATUS 0x0006 2081#define cfgBIF_CFG_DEV1_EPF1_0_REVISION_ID 0x0008 2082#define cfgBIF_CFG_DEV1_EPF1_0_PROG_INTERFACE 0x0009 2083#define cfgBIF_CFG_DEV1_EPF1_0_SUB_CLASS 0x000a 2084#define cfgBIF_CFG_DEV1_EPF1_0_BASE_CLASS 0x000b 2085#define cfgBIF_CFG_DEV1_EPF1_0_CACHE_LINE 0x000c 2086#define cfgBIF_CFG_DEV1_EPF1_0_LATENCY 0x000d 2087#define cfgBIF_CFG_DEV1_EPF1_0_HEADER 0x000e 2088#define cfgBIF_CFG_DEV1_EPF1_0_BIST 0x000f 2089#define cfgBIF_CFG_DEV1_EPF1_0_BASE_ADDR_1 0x0010 2090#define cfgBIF_CFG_DEV1_EPF1_0_BASE_ADDR_2 0x0014 2091#define cfgBIF_CFG_DEV1_EPF1_0_BASE_ADDR_3 0x0018 2092#define cfgBIF_CFG_DEV1_EPF1_0_BASE_ADDR_4 0x001c 2093#define cfgBIF_CFG_DEV1_EPF1_0_BASE_ADDR_5 0x0020 2094#define cfgBIF_CFG_DEV1_EPF1_0_BASE_ADDR_6 0x0024 2095#define cfgBIF_CFG_DEV1_EPF1_0_ADAPTER_ID 0x002c 2096#define cfgBIF_CFG_DEV1_EPF1_0_ROM_BASE_ADDR 0x0030 2097#define cfgBIF_CFG_DEV1_EPF1_0_CAP_PTR 0x0034 2098#define cfgBIF_CFG_DEV1_EPF1_0_INTERRUPT_LINE 0x003c 2099#define cfgBIF_CFG_DEV1_EPF1_0_INTERRUPT_PIN 0x003d 2100#define cfgBIF_CFG_DEV1_EPF1_0_MIN_GRANT 0x003e 2101#define cfgBIF_CFG_DEV1_EPF1_0_MAX_LATENCY 0x003f 2102#define cfgBIF_CFG_DEV1_EPF1_0_VENDOR_CAP_LIST 0x0048 2103#define cfgBIF_CFG_DEV1_EPF1_0_ADAPTER_ID_W 0x004c 2104#define cfgBIF_CFG_DEV1_EPF1_0_PMI_CAP_LIST 0x0050 2105#define cfgBIF_CFG_DEV1_EPF1_0_PMI_CAP 0x0052 2106#define cfgBIF_CFG_DEV1_EPF1_0_PMI_STATUS_CNTL 0x0054 2107#define cfgBIF_CFG_DEV1_EPF1_0_SBRN 0x0060 2108#define cfgBIF_CFG_DEV1_EPF1_0_FLADJ 0x0061 2109#define cfgBIF_CFG_DEV1_EPF1_0_DBESL_DBESLD 0x0062 2110#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_CAP_LIST 0x0064 2111#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_CAP 0x0066 2112#define cfgBIF_CFG_DEV1_EPF1_0_DEVICE_CAP 0x0068 2113#define cfgBIF_CFG_DEV1_EPF1_0_DEVICE_CNTL 0x006c 2114#define cfgBIF_CFG_DEV1_EPF1_0_DEVICE_STATUS 0x006e 2115#define cfgBIF_CFG_DEV1_EPF1_0_LINK_CAP 0x0070 2116#define cfgBIF_CFG_DEV1_EPF1_0_LINK_CNTL 0x0074 2117#define cfgBIF_CFG_DEV1_EPF1_0_LINK_STATUS 0x0076 2118#define cfgBIF_CFG_DEV1_EPF1_0_DEVICE_CAP2 0x0088 2119#define cfgBIF_CFG_DEV1_EPF1_0_DEVICE_CNTL2 0x008c 2120#define cfgBIF_CFG_DEV1_EPF1_0_DEVICE_STATUS2 0x008e 2121#define cfgBIF_CFG_DEV1_EPF1_0_LINK_CAP2 0x0090 2122#define cfgBIF_CFG_DEV1_EPF1_0_LINK_CNTL2 0x0094 2123#define cfgBIF_CFG_DEV1_EPF1_0_LINK_STATUS2 0x0096 2124#define cfgBIF_CFG_DEV1_EPF1_0_SLOT_CAP2 0x0098 2125#define cfgBIF_CFG_DEV1_EPF1_0_SLOT_CNTL2 0x009c 2126#define cfgBIF_CFG_DEV1_EPF1_0_SLOT_STATUS2 0x009e 2127#define cfgBIF_CFG_DEV1_EPF1_0_MSI_CAP_LIST 0x00a0 2128#define cfgBIF_CFG_DEV1_EPF1_0_MSI_MSG_CNTL 0x00a2 2129#define cfgBIF_CFG_DEV1_EPF1_0_MSI_MSG_ADDR_LO 0x00a4 2130#define cfgBIF_CFG_DEV1_EPF1_0_MSI_MSG_ADDR_HI 0x00a8 2131#define cfgBIF_CFG_DEV1_EPF1_0_MSI_MSG_DATA 0x00a8 2132#define cfgBIF_CFG_DEV1_EPF1_0_MSI_MASK 0x00ac 2133#define cfgBIF_CFG_DEV1_EPF1_0_MSI_MSG_DATA_64 0x00ac 2134#define cfgBIF_CFG_DEV1_EPF1_0_MSI_MASK_64 0x00b0 2135#define cfgBIF_CFG_DEV1_EPF1_0_MSI_PENDING 0x00b0 2136#define cfgBIF_CFG_DEV1_EPF1_0_MSI_PENDING_64 0x00b4 2137#define cfgBIF_CFG_DEV1_EPF1_0_MSIX_CAP_LIST 0x00c0 2138#define cfgBIF_CFG_DEV1_EPF1_0_MSIX_MSG_CNTL 0x00c2 2139#define cfgBIF_CFG_DEV1_EPF1_0_MSIX_TABLE 0x00c4 2140#define cfgBIF_CFG_DEV1_EPF1_0_MSIX_PBA 0x00c8 2141#define cfgBIF_CFG_DEV1_EPF1_0_SATA_CAP_0 0x00d0 2142#define cfgBIF_CFG_DEV1_EPF1_0_SATA_CAP_1 0x00d4 2143#define cfgBIF_CFG_DEV1_EPF1_0_SATA_IDP_INDEX 0x00d8 2144#define cfgBIF_CFG_DEV1_EPF1_0_SATA_IDP_DATA 0x00dc 2145#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST 0x0100 2146#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR 0x0104 2147#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC1 0x0108 2148#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC2 0x010c 2149#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST 0x0150 2150#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_UNCORR_ERR_STATUS 0x0154 2151#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_UNCORR_ERR_MASK 0x0158 2152#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_UNCORR_ERR_SEVERITY 0x015c 2153#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_CORR_ERR_STATUS 0x0160 2154#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_CORR_ERR_MASK 0x0164 2155#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_ADV_ERR_CAP_CNTL 0x0168 2156#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG0 0x016c 2157#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG1 0x0170 2158#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG2 0x0174 2159#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG3 0x0178 2160#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG0 0x0188 2161#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG1 0x018c 2162#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG2 0x0190 2163#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG3 0x0194 2164#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR_ENH_CAP_LIST 0x0200 2165#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR1_CAP 0x0204 2166#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR1_CNTL 0x0208 2167#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR2_CAP 0x020c 2168#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR2_CNTL 0x0210 2169#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR3_CAP 0x0214 2170#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR3_CNTL 0x0218 2171#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR4_CAP 0x021c 2172#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR4_CNTL 0x0220 2173#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR5_CAP 0x0224 2174#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR5_CNTL 0x0228 2175#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR6_CAP 0x022c 2176#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR6_CNTL 0x0230 2177#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_ENH_CAP_LIST 0x0240 2178#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_DATA_SELECT 0x0244 2179#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_DATA 0x0248 2180#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_CAP 0x024c 2181#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_ENH_CAP_LIST 0x0250 2182#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_CAP 0x0254 2183#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_LATENCY_INDICATOR 0x0258 2184#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_STATUS 0x025c 2185#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_CNTL 0x025e 2186#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 0x0260 2187#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 0x0261 2188#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 0x0262 2189#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 0x0263 2190#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 0x0264 2191#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 0x0265 2192#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 0x0266 2193#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 0x0267 2194#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_ACS_ENH_CAP_LIST 0x02a0 2195#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_ACS_CAP 0x02a4 2196#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_ACS_CNTL 0x02a6 2197#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_ARI_ENH_CAP_LIST 0x0328 2198#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_ARI_CAP 0x032c 2199#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_ARI_CNTL 0x032e 2200 2201 2202// addressBlock: nbio_nbif0_bif_cfg_dev1_epf2_bifcfgdecp 2203// base address: 0x0 2204#define cfgBIF_CFG_DEV1_EPF2_0_VENDOR_ID 0x0000 2205#define cfgBIF_CFG_DEV1_EPF2_0_DEVICE_ID 0x0002 2206#define cfgBIF_CFG_DEV1_EPF2_0_COMMAND 0x0004 2207#define cfgBIF_CFG_DEV1_EPF2_0_STATUS 0x0006 2208#define cfgBIF_CFG_DEV1_EPF2_0_REVISION_ID 0x0008 2209#define cfgBIF_CFG_DEV1_EPF2_0_PROG_INTERFACE 0x0009 2210#define cfgBIF_CFG_DEV1_EPF2_0_SUB_CLASS 0x000a 2211#define cfgBIF_CFG_DEV1_EPF2_0_BASE_CLASS 0x000b 2212#define cfgBIF_CFG_DEV1_EPF2_0_CACHE_LINE 0x000c 2213#define cfgBIF_CFG_DEV1_EPF2_0_LATENCY 0x000d 2214#define cfgBIF_CFG_DEV1_EPF2_0_HEADER 0x000e 2215#define cfgBIF_CFG_DEV1_EPF2_0_BIST 0x000f 2216#define cfgBIF_CFG_DEV1_EPF2_0_BASE_ADDR_1 0x0010 2217#define cfgBIF_CFG_DEV1_EPF2_0_BASE_ADDR_2 0x0014 2218#define cfgBIF_CFG_DEV1_EPF2_0_BASE_ADDR_3 0x0018 2219#define cfgBIF_CFG_DEV1_EPF2_0_BASE_ADDR_4 0x001c 2220#define cfgBIF_CFG_DEV1_EPF2_0_BASE_ADDR_5 0x0020 2221#define cfgBIF_CFG_DEV1_EPF2_0_BASE_ADDR_6 0x0024 2222#define cfgBIF_CFG_DEV1_EPF2_0_ADAPTER_ID 0x002c 2223#define cfgBIF_CFG_DEV1_EPF2_0_ROM_BASE_ADDR 0x0030 2224#define cfgBIF_CFG_DEV1_EPF2_0_CAP_PTR 0x0034 2225#define cfgBIF_CFG_DEV1_EPF2_0_INTERRUPT_LINE 0x003c 2226#define cfgBIF_CFG_DEV1_EPF2_0_INTERRUPT_PIN 0x003d 2227#define cfgBIF_CFG_DEV1_EPF2_0_MIN_GRANT 0x003e 2228#define cfgBIF_CFG_DEV1_EPF2_0_MAX_LATENCY 0x003f 2229#define cfgBIF_CFG_DEV1_EPF2_0_VENDOR_CAP_LIST 0x0048 2230#define cfgBIF_CFG_DEV1_EPF2_0_ADAPTER_ID_W 0x004c 2231#define cfgBIF_CFG_DEV1_EPF2_0_PMI_CAP_LIST 0x0050 2232#define cfgBIF_CFG_DEV1_EPF2_0_PMI_CAP 0x0052 2233#define cfgBIF_CFG_DEV1_EPF2_0_PMI_STATUS_CNTL 0x0054 2234#define cfgBIF_CFG_DEV1_EPF2_0_SBRN 0x0060 2235#define cfgBIF_CFG_DEV1_EPF2_0_FLADJ 0x0061 2236#define cfgBIF_CFG_DEV1_EPF2_0_DBESL_DBESLD 0x0062 2237#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_CAP_LIST 0x0064 2238#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_CAP 0x0066 2239#define cfgBIF_CFG_DEV1_EPF2_0_DEVICE_CAP 0x0068 2240#define cfgBIF_CFG_DEV1_EPF2_0_DEVICE_CNTL 0x006c 2241#define cfgBIF_CFG_DEV1_EPF2_0_DEVICE_STATUS 0x006e 2242#define cfgBIF_CFG_DEV1_EPF2_0_LINK_CAP 0x0070 2243#define cfgBIF_CFG_DEV1_EPF2_0_LINK_CNTL 0x0074 2244#define cfgBIF_CFG_DEV1_EPF2_0_LINK_STATUS 0x0076 2245#define cfgBIF_CFG_DEV1_EPF2_0_DEVICE_CAP2 0x0088 2246#define cfgBIF_CFG_DEV1_EPF2_0_DEVICE_CNTL2 0x008c 2247#define cfgBIF_CFG_DEV1_EPF2_0_DEVICE_STATUS2 0x008e 2248#define cfgBIF_CFG_DEV1_EPF2_0_LINK_CAP2 0x0090 2249#define cfgBIF_CFG_DEV1_EPF2_0_LINK_CNTL2 0x0094 2250#define cfgBIF_CFG_DEV1_EPF2_0_LINK_STATUS2 0x0096 2251#define cfgBIF_CFG_DEV1_EPF2_0_SLOT_CAP2 0x0098 2252#define cfgBIF_CFG_DEV1_EPF2_0_SLOT_CNTL2 0x009c 2253#define cfgBIF_CFG_DEV1_EPF2_0_SLOT_STATUS2 0x009e 2254#define cfgBIF_CFG_DEV1_EPF2_0_MSI_CAP_LIST 0x00a0 2255#define cfgBIF_CFG_DEV1_EPF2_0_MSI_MSG_CNTL 0x00a2 2256#define cfgBIF_CFG_DEV1_EPF2_0_MSI_MSG_ADDR_LO 0x00a4 2257#define cfgBIF_CFG_DEV1_EPF2_0_MSI_MSG_ADDR_HI 0x00a8 2258#define cfgBIF_CFG_DEV1_EPF2_0_MSI_MSG_DATA 0x00a8 2259#define cfgBIF_CFG_DEV1_EPF2_0_MSI_MASK 0x00ac 2260#define cfgBIF_CFG_DEV1_EPF2_0_MSI_MSG_DATA_64 0x00ac 2261#define cfgBIF_CFG_DEV1_EPF2_0_MSI_MASK_64 0x00b0 2262#define cfgBIF_CFG_DEV1_EPF2_0_MSI_PENDING 0x00b0 2263#define cfgBIF_CFG_DEV1_EPF2_0_MSI_PENDING_64 0x00b4 2264#define cfgBIF_CFG_DEV1_EPF2_0_MSIX_CAP_LIST 0x00c0 2265#define cfgBIF_CFG_DEV1_EPF2_0_MSIX_MSG_CNTL 0x00c2 2266#define cfgBIF_CFG_DEV1_EPF2_0_MSIX_TABLE 0x00c4 2267#define cfgBIF_CFG_DEV1_EPF2_0_MSIX_PBA 0x00c8 2268#define cfgBIF_CFG_DEV1_EPF2_0_SATA_CAP_0 0x00d0 2269#define cfgBIF_CFG_DEV1_EPF2_0_SATA_CAP_1 0x00d4 2270#define cfgBIF_CFG_DEV1_EPF2_0_SATA_IDP_INDEX 0x00d8 2271#define cfgBIF_CFG_DEV1_EPF2_0_SATA_IDP_DATA 0x00dc 2272#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST 0x0100 2273#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_VENDOR_SPECIFIC_HDR 0x0104 2274#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_VENDOR_SPECIFIC1 0x0108 2275#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_VENDOR_SPECIFIC2 0x010c 2276#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST 0x0150 2277#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_UNCORR_ERR_STATUS 0x0154 2278#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_UNCORR_ERR_MASK 0x0158 2279#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_UNCORR_ERR_SEVERITY 0x015c 2280#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_CORR_ERR_STATUS 0x0160 2281#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_CORR_ERR_MASK 0x0164 2282#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_ADV_ERR_CAP_CNTL 0x0168 2283#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_HDR_LOG0 0x016c 2284#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_HDR_LOG1 0x0170 2285#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_HDR_LOG2 0x0174 2286#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_HDR_LOG3 0x0178 2287#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_TLP_PREFIX_LOG0 0x0188 2288#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_TLP_PREFIX_LOG1 0x018c 2289#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_TLP_PREFIX_LOG2 0x0190 2290#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_TLP_PREFIX_LOG3 0x0194 2291#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR_ENH_CAP_LIST 0x0200 2292#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR1_CAP 0x0204 2293#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR1_CNTL 0x0208 2294#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR2_CAP 0x020c 2295#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR2_CNTL 0x0210 2296#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR3_CAP 0x0214 2297#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR3_CNTL 0x0218 2298#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR4_CAP 0x021c 2299#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR4_CNTL 0x0220 2300#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR5_CAP 0x0224 2301#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR5_CNTL 0x0228 2302#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR6_CAP 0x022c 2303#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR6_CNTL 0x0230 2304#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_PWR_BUDGET_ENH_CAP_LIST 0x0240 2305#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_PWR_BUDGET_DATA_SELECT 0x0244 2306#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_PWR_BUDGET_DATA 0x0248 2307#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_PWR_BUDGET_CAP 0x024c 2308#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_ENH_CAP_LIST 0x0250 2309#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_CAP 0x0254 2310#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_LATENCY_INDICATOR 0x0258 2311#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_STATUS 0x025c 2312#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_CNTL 0x025e 2313#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 0x0260 2314#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 0x0261 2315#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 0x0262 2316#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 0x0263 2317#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 0x0264 2318#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 0x0265 2319#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 0x0266 2320#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 0x0267 2321#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_ACS_ENH_CAP_LIST 0x02a0 2322#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_ACS_CAP 0x02a4 2323#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_ACS_CNTL 0x02a6 2324#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_ARI_ENH_CAP_LIST 0x0328 2325#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_ARI_CAP 0x032c 2326#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_ARI_CNTL 0x032e 2327 2328 2329// addressBlock: nbio_pcie0_bifplr0_cfgdecp 2330// base address: 0x0 2331#define cfgBIFPLR0_0_VENDOR_ID 0x0000 2332#define cfgBIFPLR0_0_DEVICE_ID 0x0002 2333#define cfgBIFPLR0_0_COMMAND 0x0004 2334#define cfgBIFPLR0_0_STATUS 0x0006 2335#define cfgBIFPLR0_0_REVISION_ID 0x0008 2336#define cfgBIFPLR0_0_PROG_INTERFACE 0x0009 2337#define cfgBIFPLR0_0_SUB_CLASS 0x000a 2338#define cfgBIFPLR0_0_BASE_CLASS 0x000b 2339#define cfgBIFPLR0_0_CACHE_LINE 0x000c 2340#define cfgBIFPLR0_0_LATENCY 0x000d 2341#define cfgBIFPLR0_0_HEADER 0x000e 2342#define cfgBIFPLR0_0_BIST 0x000f 2343#define cfgBIFPLR0_0_SUB_BUS_NUMBER_LATENCY 0x0018 2344#define cfgBIFPLR0_0_IO_BASE_LIMIT 0x001c 2345#define cfgBIFPLR0_0_SECONDARY_STATUS 0x001e 2346#define cfgBIFPLR0_0_MEM_BASE_LIMIT 0x0020 2347#define cfgBIFPLR0_0_PREF_BASE_LIMIT 0x0024 2348#define cfgBIFPLR0_0_PREF_BASE_UPPER 0x0028 2349#define cfgBIFPLR0_0_PREF_LIMIT_UPPER 0x002c 2350#define cfgBIFPLR0_0_IO_BASE_LIMIT_HI 0x0030 2351#define cfgBIFPLR0_0_CAP_PTR 0x0034 2352#define cfgBIFPLR0_0_INTERRUPT_LINE 0x003c 2353#define cfgBIFPLR0_0_INTERRUPT_PIN 0x003d 2354#define cfgBIFPLR0_0_IRQ_BRIDGE_CNTL 0x003e 2355#define cfgBIFPLR0_0_EXT_BRIDGE_CNTL 0x0040 2356#define cfgBIFPLR0_0_PMI_CAP_LIST 0x0050 2357#define cfgBIFPLR0_0_PMI_CAP 0x0052 2358#define cfgBIFPLR0_0_PMI_STATUS_CNTL 0x0054 2359#define cfgBIFPLR0_0_PCIE_CAP_LIST 0x0058 2360#define cfgBIFPLR0_0_PCIE_CAP 0x005a 2361#define cfgBIFPLR0_0_DEVICE_CAP 0x005c 2362#define cfgBIFPLR0_0_DEVICE_CNTL 0x0060 2363#define cfgBIFPLR0_0_DEVICE_STATUS 0x0062 2364#define cfgBIFPLR0_0_LINK_CAP 0x0064 2365#define cfgBIFPLR0_0_LINK_CNTL 0x0068 2366#define cfgBIFPLR0_0_LINK_STATUS 0x006a 2367#define cfgBIFPLR0_0_SLOT_CAP 0x006c 2368#define cfgBIFPLR0_0_SLOT_CNTL 0x0070 2369#define cfgBIFPLR0_0_SLOT_STATUS 0x0072 2370#define cfgBIFPLR0_0_ROOT_CNTL 0x0074 2371#define cfgBIFPLR0_0_ROOT_CAP 0x0076 2372#define cfgBIFPLR0_0_ROOT_STATUS 0x0078 2373#define cfgBIFPLR0_0_DEVICE_CAP2 0x007c 2374#define cfgBIFPLR0_0_DEVICE_CNTL2 0x0080 2375#define cfgBIFPLR0_0_DEVICE_STATUS2 0x0082 2376#define cfgBIFPLR0_0_LINK_CAP2 0x0084 2377#define cfgBIFPLR0_0_LINK_CNTL2 0x0088 2378#define cfgBIFPLR0_0_LINK_STATUS2 0x008a 2379#define cfgBIFPLR0_0_SLOT_CAP2 0x008c 2380#define cfgBIFPLR0_0_SLOT_CNTL2 0x0090 2381#define cfgBIFPLR0_0_SLOT_STATUS2 0x0092 2382#define cfgBIFPLR0_0_MSI_CAP_LIST 0x00a0 2383#define cfgBIFPLR0_0_MSI_MSG_CNTL 0x00a2 2384#define cfgBIFPLR0_0_MSI_MSG_ADDR_LO 0x00a4 2385#define cfgBIFPLR0_0_MSI_MSG_ADDR_HI 0x00a8 2386#define cfgBIFPLR0_0_MSI_MSG_DATA 0x00a8 2387#define cfgBIFPLR0_0_MSI_MSG_DATA_64 0x00ac 2388#define cfgBIFPLR0_0_SSID_CAP_LIST 0x00c0 2389#define cfgBIFPLR0_0_SSID_CAP 0x00c4 2390#define cfgBIFPLR0_0_MSI_MAP_CAP_LIST 0x00c8 2391#define cfgBIFPLR0_0_MSI_MAP_CAP 0x00ca 2392#define cfgBIFPLR0_0_MSI_MAP_ADDR_LO 0x00cc 2393#define cfgBIFPLR0_0_MSI_MAP_ADDR_HI 0x00d0 2394#define cfgBIFPLR0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST 0x0100 2395#define cfgBIFPLR0_0_PCIE_VENDOR_SPECIFIC_HDR 0x0104 2396#define cfgBIFPLR0_0_PCIE_VENDOR_SPECIFIC1 0x0108 2397#define cfgBIFPLR0_0_PCIE_VENDOR_SPECIFIC2 0x010c 2398#define cfgBIFPLR0_0_PCIE_VC_ENH_CAP_LIST 0x0110 2399#define cfgBIFPLR0_0_PCIE_PORT_VC_CAP_REG1 0x0114 2400#define cfgBIFPLR0_0_PCIE_PORT_VC_CAP_REG2 0x0118 2401#define cfgBIFPLR0_0_PCIE_PORT_VC_CNTL 0x011c 2402#define cfgBIFPLR0_0_PCIE_PORT_VC_STATUS 0x011e 2403#define cfgBIFPLR0_0_PCIE_VC0_RESOURCE_CAP 0x0120 2404#define cfgBIFPLR0_0_PCIE_VC0_RESOURCE_CNTL 0x0124 2405#define cfgBIFPLR0_0_PCIE_VC0_RESOURCE_STATUS 0x012a 2406#define cfgBIFPLR0_0_PCIE_VC1_RESOURCE_CAP 0x012c 2407#define cfgBIFPLR0_0_PCIE_VC1_RESOURCE_CNTL 0x0130 2408#define cfgBIFPLR0_0_PCIE_VC1_RESOURCE_STATUS 0x0136 2409#define cfgBIFPLR0_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST 0x0140 2410#define cfgBIFPLR0_0_PCIE_DEV_SERIAL_NUM_DW1 0x0144 2411#define cfgBIFPLR0_0_PCIE_DEV_SERIAL_NUM_DW2 0x0148 2412#define cfgBIFPLR0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST 0x0150 2413#define cfgBIFPLR0_0_PCIE_UNCORR_ERR_STATUS 0x0154 2414#define cfgBIFPLR0_0_PCIE_UNCORR_ERR_MASK 0x0158 2415#define cfgBIFPLR0_0_PCIE_UNCORR_ERR_SEVERITY 0x015c 2416#define cfgBIFPLR0_0_PCIE_CORR_ERR_STATUS 0x0160 2417#define cfgBIFPLR0_0_PCIE_CORR_ERR_MASK 0x0164 2418#define cfgBIFPLR0_0_PCIE_ADV_ERR_CAP_CNTL 0x0168 2419#define cfgBIFPLR0_0_PCIE_HDR_LOG0 0x016c 2420#define cfgBIFPLR0_0_PCIE_HDR_LOG1 0x0170 2421#define cfgBIFPLR0_0_PCIE_HDR_LOG2 0x0174 2422#define cfgBIFPLR0_0_PCIE_HDR_LOG3 0x0178 2423#define cfgBIFPLR0_0_PCIE_ROOT_ERR_CMD 0x017c 2424#define cfgBIFPLR0_0_PCIE_ROOT_ERR_STATUS 0x0180 2425#define cfgBIFPLR0_0_PCIE_ERR_SRC_ID 0x0184 2426#define cfgBIFPLR0_0_PCIE_TLP_PREFIX_LOG0 0x0188 2427#define cfgBIFPLR0_0_PCIE_TLP_PREFIX_LOG1 0x018c 2428#define cfgBIFPLR0_0_PCIE_TLP_PREFIX_LOG2 0x0190 2429#define cfgBIFPLR0_0_PCIE_TLP_PREFIX_LOG3 0x0194 2430#define cfgBIFPLR0_0_PCIE_SECONDARY_ENH_CAP_LIST 0x0270 2431#define cfgBIFPLR0_0_PCIE_LINK_CNTL3 0x0274 2432#define cfgBIFPLR0_0_PCIE_LANE_ERROR_STATUS 0x0278 2433#define cfgBIFPLR0_0_PCIE_LANE_0_EQUALIZATION_CNTL 0x027c 2434#define cfgBIFPLR0_0_PCIE_LANE_1_EQUALIZATION_CNTL 0x027e 2435#define cfgBIFPLR0_0_PCIE_LANE_2_EQUALIZATION_CNTL 0x0280 2436#define cfgBIFPLR0_0_PCIE_LANE_3_EQUALIZATION_CNTL 0x0282 2437#define cfgBIFPLR0_0_PCIE_LANE_4_EQUALIZATION_CNTL 0x0284 2438#define cfgBIFPLR0_0_PCIE_LANE_5_EQUALIZATION_CNTL 0x0286 2439#define cfgBIFPLR0_0_PCIE_LANE_6_EQUALIZATION_CNTL 0x0288 2440#define cfgBIFPLR0_0_PCIE_LANE_7_EQUALIZATION_CNTL 0x028a 2441#define cfgBIFPLR0_0_PCIE_LANE_8_EQUALIZATION_CNTL 0x028c 2442#define cfgBIFPLR0_0_PCIE_LANE_9_EQUALIZATION_CNTL 0x028e 2443#define cfgBIFPLR0_0_PCIE_LANE_10_EQUALIZATION_CNTL 0x0290 2444#define cfgBIFPLR0_0_PCIE_LANE_11_EQUALIZATION_CNTL 0x0292 2445#define cfgBIFPLR0_0_PCIE_LANE_12_EQUALIZATION_CNTL 0x0294 2446#define cfgBIFPLR0_0_PCIE_LANE_13_EQUALIZATION_CNTL 0x0296 2447#define cfgBIFPLR0_0_PCIE_LANE_14_EQUALIZATION_CNTL 0x0298 2448#define cfgBIFPLR0_0_PCIE_LANE_15_EQUALIZATION_CNTL 0x029a 2449#define cfgBIFPLR0_0_PCIE_ACS_ENH_CAP_LIST 0x02a0 2450#define cfgBIFPLR0_0_PCIE_ACS_CAP 0x02a4 2451#define cfgBIFPLR0_0_PCIE_ACS_CNTL 0x02a6 2452#define cfgBIFPLR0_0_PCIE_MC_ENH_CAP_LIST 0x02f0 2453#define cfgBIFPLR0_0_PCIE_MC_CAP 0x02f4 2454#define cfgBIFPLR0_0_PCIE_MC_CNTL 0x02f6 2455#define cfgBIFPLR0_0_PCIE_MC_ADDR0 0x02f8 2456#define cfgBIFPLR0_0_PCIE_MC_ADDR1 0x02fc 2457#define cfgBIFPLR0_0_PCIE_MC_RCV0 0x0300 2458#define cfgBIFPLR0_0_PCIE_MC_RCV1 0x0304 2459#define cfgBIFPLR0_0_PCIE_MC_BLOCK_ALL0 0x0308 2460#define cfgBIFPLR0_0_PCIE_MC_BLOCK_ALL1 0x030c 2461#define cfgBIFPLR0_0_PCIE_MC_BLOCK_UNTRANSLATED_0 0x0310 2462#define cfgBIFPLR0_0_PCIE_MC_BLOCK_UNTRANSLATED_1 0x0314 2463#define cfgBIFPLR0_0_PCIE_MC_OVERLAY_BAR0 0x0318 2464#define cfgBIFPLR0_0_PCIE_MC_OVERLAY_BAR1 0x031c 2465#define cfgBIFPLR0_0_PCIE_L1_PM_SUB_CAP_LIST 0x0370 2466#define cfgBIFPLR0_0_PCIE_L1_PM_SUB_CAP 0x0374 2467#define cfgBIFPLR0_0_PCIE_L1_PM_SUB_CNTL 0x0378 2468#define cfgBIFPLR0_0_PCIE_L1_PM_SUB_CNTL2 0x037c 2469#define cfgBIFPLR0_0_PCIE_DPC_ENH_CAP_LIST 0x0380 2470#define cfgBIFPLR0_0_PCIE_DPC_CAP_LIST 0x0384 2471#define cfgBIFPLR0_0_PCIE_DPC_CNTL 0x0386 2472#define cfgBIFPLR0_0_PCIE_DPC_STATUS 0x0388 2473#define cfgBIFPLR0_0_PCIE_DPC_ERROR_SOURCE_ID 0x038a 2474#define cfgBIFPLR0_0_PCIE_RP_PIO_STATUS 0x038c 2475#define cfgBIFPLR0_0_PCIE_RP_PIO_MASK 0x0390 2476#define cfgBIFPLR0_0_PCIE_RP_PIO_SEVERITY 0x0394 2477#define cfgBIFPLR0_0_PCIE_RP_PIO_SYSERROR 0x0398 2478#define cfgBIFPLR0_0_PCIE_RP_PIO_EXCEPTION 0x039c 2479#define cfgBIFPLR0_0_PCIE_RP_PIO_HDR_LOG0 0x03a0 2480#define cfgBIFPLR0_0_PCIE_RP_PIO_HDR_LOG1 0x03a4 2481#define cfgBIFPLR0_0_PCIE_RP_PIO_HDR_LOG2 0x03a8 2482#define cfgBIFPLR0_0_PCIE_RP_PIO_HDR_LOG3 0x03ac 2483#define cfgBIFPLR0_0_PCIE_RP_PIO_IMPSPEC_LOG 0x03b0 2484#define cfgBIFPLR0_0_PCIE_RP_PIO_PREFIX_LOG0 0x03b4 2485#define cfgBIFPLR0_0_PCIE_RP_PIO_PREFIX_LOG1 0x03b8 2486#define cfgBIFPLR0_0_PCIE_RP_PIO_PREFIX_LOG2 0x03bc 2487#define cfgBIFPLR0_0_PCIE_RP_PIO_PREFIX_LOG3 0x03c0 2488#define cfgBIFPLR0_0_PCIE_ESM_CAP_LIST 0x03c4 2489#define cfgBIFPLR0_0_PCIE_ESM_HEADER_1 0x03c8 2490#define cfgBIFPLR0_0_PCIE_ESM_HEADER_2 0x03cc 2491#define cfgBIFPLR0_0_PCIE_ESM_STATUS 0x03ce 2492#define cfgBIFPLR0_0_PCIE_ESM_CTRL 0x03d0 2493#define cfgBIFPLR0_0_PCIE_ESM_CAP_1 0x03d4 2494#define cfgBIFPLR0_0_PCIE_ESM_CAP_2 0x03d8 2495#define cfgBIFPLR0_0_PCIE_ESM_CAP_3 0x03dc 2496#define cfgBIFPLR0_0_PCIE_ESM_CAP_4 0x03e0 2497#define cfgBIFPLR0_0_PCIE_ESM_CAP_5 0x03e4 2498#define cfgBIFPLR0_0_PCIE_ESM_CAP_6 0x03e8 2499#define cfgBIFPLR0_0_PCIE_ESM_CAP_7 0x03ec 2500 2501 2502// addressBlock: nbio_pcie0_bifplr1_cfgdecp 2503// base address: 0x0 2504#define cfgBIFPLR1_0_VENDOR_ID 0x0000 2505#define cfgBIFPLR1_0_DEVICE_ID 0x0002 2506#define cfgBIFPLR1_0_COMMAND 0x0004 2507#define cfgBIFPLR1_0_STATUS 0x0006 2508#define cfgBIFPLR1_0_REVISION_ID 0x0008 2509#define cfgBIFPLR1_0_PROG_INTERFACE 0x0009 2510#define cfgBIFPLR1_0_SUB_CLASS 0x000a 2511#define cfgBIFPLR1_0_BASE_CLASS 0x000b 2512#define cfgBIFPLR1_0_CACHE_LINE 0x000c 2513#define cfgBIFPLR1_0_LATENCY 0x000d 2514#define cfgBIFPLR1_0_HEADER 0x000e 2515#define cfgBIFPLR1_0_BIST 0x000f 2516#define cfgBIFPLR1_0_SUB_BUS_NUMBER_LATENCY 0x0018 2517#define cfgBIFPLR1_0_IO_BASE_LIMIT 0x001c 2518#define cfgBIFPLR1_0_SECONDARY_STATUS 0x001e 2519#define cfgBIFPLR1_0_MEM_BASE_LIMIT 0x0020 2520#define cfgBIFPLR1_0_PREF_BASE_LIMIT 0x0024 2521#define cfgBIFPLR1_0_PREF_BASE_UPPER 0x0028 2522#define cfgBIFPLR1_0_PREF_LIMIT_UPPER 0x002c 2523#define cfgBIFPLR1_0_IO_BASE_LIMIT_HI 0x0030 2524#define cfgBIFPLR1_0_CAP_PTR 0x0034 2525#define cfgBIFPLR1_0_INTERRUPT_LINE 0x003c 2526#define cfgBIFPLR1_0_INTERRUPT_PIN 0x003d 2527#define cfgBIFPLR1_0_IRQ_BRIDGE_CNTL 0x003e 2528#define cfgBIFPLR1_0_EXT_BRIDGE_CNTL 0x0040 2529#define cfgBIFPLR1_0_PMI_CAP_LIST 0x0050 2530#define cfgBIFPLR1_0_PMI_CAP 0x0052 2531#define cfgBIFPLR1_0_PMI_STATUS_CNTL 0x0054 2532#define cfgBIFPLR1_0_PCIE_CAP_LIST 0x0058 2533#define cfgBIFPLR1_0_PCIE_CAP 0x005a 2534#define cfgBIFPLR1_0_DEVICE_CAP 0x005c 2535#define cfgBIFPLR1_0_DEVICE_CNTL 0x0060 2536#define cfgBIFPLR1_0_DEVICE_STATUS 0x0062 2537#define cfgBIFPLR1_0_LINK_CAP 0x0064 2538#define cfgBIFPLR1_0_LINK_CNTL 0x0068 2539#define cfgBIFPLR1_0_LINK_STATUS 0x006a 2540#define cfgBIFPLR1_0_SLOT_CAP 0x006c 2541#define cfgBIFPLR1_0_SLOT_CNTL 0x0070 2542#define cfgBIFPLR1_0_SLOT_STATUS 0x0072 2543#define cfgBIFPLR1_0_ROOT_CNTL 0x0074 2544#define cfgBIFPLR1_0_ROOT_CAP 0x0076 2545#define cfgBIFPLR1_0_ROOT_STATUS 0x0078 2546#define cfgBIFPLR1_0_DEVICE_CAP2 0x007c 2547#define cfgBIFPLR1_0_DEVICE_CNTL2 0x0080 2548#define cfgBIFPLR1_0_DEVICE_STATUS2 0x0082 2549#define cfgBIFPLR1_0_LINK_CAP2 0x0084 2550#define cfgBIFPLR1_0_LINK_CNTL2 0x0088 2551#define cfgBIFPLR1_0_LINK_STATUS2 0x008a 2552#define cfgBIFPLR1_0_SLOT_CAP2 0x008c 2553#define cfgBIFPLR1_0_SLOT_CNTL2 0x0090 2554#define cfgBIFPLR1_0_SLOT_STATUS2 0x0092 2555#define cfgBIFPLR1_0_MSI_CAP_LIST 0x00a0 2556#define cfgBIFPLR1_0_MSI_MSG_CNTL 0x00a2 2557#define cfgBIFPLR1_0_MSI_MSG_ADDR_LO 0x00a4 2558#define cfgBIFPLR1_0_MSI_MSG_ADDR_HI 0x00a8 2559#define cfgBIFPLR1_0_MSI_MSG_DATA 0x00a8 2560#define cfgBIFPLR1_0_MSI_MSG_DATA_64 0x00ac 2561#define cfgBIFPLR1_0_SSID_CAP_LIST 0x00c0 2562#define cfgBIFPLR1_0_SSID_CAP 0x00c4 2563#define cfgBIFPLR1_0_MSI_MAP_CAP_LIST 0x00c8 2564#define cfgBIFPLR1_0_MSI_MAP_CAP 0x00ca 2565#define cfgBIFPLR1_0_MSI_MAP_ADDR_LO 0x00cc 2566#define cfgBIFPLR1_0_MSI_MAP_ADDR_HI 0x00d0 2567#define cfgBIFPLR1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST 0x0100 2568#define cfgBIFPLR1_0_PCIE_VENDOR_SPECIFIC_HDR 0x0104 2569#define cfgBIFPLR1_0_PCIE_VENDOR_SPECIFIC1 0x0108 2570#define cfgBIFPLR1_0_PCIE_VENDOR_SPECIFIC2 0x010c 2571#define cfgBIFPLR1_0_PCIE_VC_ENH_CAP_LIST 0x0110 2572#define cfgBIFPLR1_0_PCIE_PORT_VC_CAP_REG1 0x0114 2573#define cfgBIFPLR1_0_PCIE_PORT_VC_CAP_REG2 0x0118 2574#define cfgBIFPLR1_0_PCIE_PORT_VC_CNTL 0x011c 2575#define cfgBIFPLR1_0_PCIE_PORT_VC_STATUS 0x011e 2576#define cfgBIFPLR1_0_PCIE_VC0_RESOURCE_CAP 0x0120 2577#define cfgBIFPLR1_0_PCIE_VC0_RESOURCE_CNTL 0x0124 2578#define cfgBIFPLR1_0_PCIE_VC0_RESOURCE_STATUS 0x012a 2579#define cfgBIFPLR1_0_PCIE_VC1_RESOURCE_CAP 0x012c 2580#define cfgBIFPLR1_0_PCIE_VC1_RESOURCE_CNTL 0x0130 2581#define cfgBIFPLR1_0_PCIE_VC1_RESOURCE_STATUS 0x0136 2582#define cfgBIFPLR1_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST 0x0140 2583#define cfgBIFPLR1_0_PCIE_DEV_SERIAL_NUM_DW1 0x0144 2584#define cfgBIFPLR1_0_PCIE_DEV_SERIAL_NUM_DW2 0x0148 2585#define cfgBIFPLR1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST 0x0150 2586#define cfgBIFPLR1_0_PCIE_UNCORR_ERR_STATUS 0x0154 2587#define cfgBIFPLR1_0_PCIE_UNCORR_ERR_MASK 0x0158 2588#define cfgBIFPLR1_0_PCIE_UNCORR_ERR_SEVERITY 0x015c 2589#define cfgBIFPLR1_0_PCIE_CORR_ERR_STATUS 0x0160 2590#define cfgBIFPLR1_0_PCIE_CORR_ERR_MASK 0x0164 2591#define cfgBIFPLR1_0_PCIE_ADV_ERR_CAP_CNTL 0x0168 2592#define cfgBIFPLR1_0_PCIE_HDR_LOG0 0x016c 2593#define cfgBIFPLR1_0_PCIE_HDR_LOG1 0x0170 2594#define cfgBIFPLR1_0_PCIE_HDR_LOG2 0x0174 2595#define cfgBIFPLR1_0_PCIE_HDR_LOG3 0x0178 2596#define cfgBIFPLR1_0_PCIE_ROOT_ERR_CMD 0x017c 2597#define cfgBIFPLR1_0_PCIE_ROOT_ERR_STATUS 0x0180 2598#define cfgBIFPLR1_0_PCIE_ERR_SRC_ID 0x0184 2599#define cfgBIFPLR1_0_PCIE_TLP_PREFIX_LOG0 0x0188 2600#define cfgBIFPLR1_0_PCIE_TLP_PREFIX_LOG1 0x018c 2601#define cfgBIFPLR1_0_PCIE_TLP_PREFIX_LOG2 0x0190 2602#define cfgBIFPLR1_0_PCIE_TLP_PREFIX_LOG3 0x0194 2603#define cfgBIFPLR1_0_PCIE_SECONDARY_ENH_CAP_LIST 0x0270 2604#define cfgBIFPLR1_0_PCIE_LINK_CNTL3 0x0274 2605#define cfgBIFPLR1_0_PCIE_LANE_ERROR_STATUS 0x0278 2606#define cfgBIFPLR1_0_PCIE_LANE_0_EQUALIZATION_CNTL 0x027c 2607#define cfgBIFPLR1_0_PCIE_LANE_1_EQUALIZATION_CNTL 0x027e 2608#define cfgBIFPLR1_0_PCIE_LANE_2_EQUALIZATION_CNTL 0x0280 2609#define cfgBIFPLR1_0_PCIE_LANE_3_EQUALIZATION_CNTL 0x0282 2610#define cfgBIFPLR1_0_PCIE_LANE_4_EQUALIZATION_CNTL 0x0284 2611#define cfgBIFPLR1_0_PCIE_LANE_5_EQUALIZATION_CNTL 0x0286 2612#define cfgBIFPLR1_0_PCIE_LANE_6_EQUALIZATION_CNTL 0x0288 2613#define cfgBIFPLR1_0_PCIE_LANE_7_EQUALIZATION_CNTL 0x028a 2614#define cfgBIFPLR1_0_PCIE_LANE_8_EQUALIZATION_CNTL 0x028c 2615#define cfgBIFPLR1_0_PCIE_LANE_9_EQUALIZATION_CNTL 0x028e 2616#define cfgBIFPLR1_0_PCIE_LANE_10_EQUALIZATION_CNTL 0x0290 2617#define cfgBIFPLR1_0_PCIE_LANE_11_EQUALIZATION_CNTL 0x0292 2618#define cfgBIFPLR1_0_PCIE_LANE_12_EQUALIZATION_CNTL 0x0294 2619#define cfgBIFPLR1_0_PCIE_LANE_13_EQUALIZATION_CNTL 0x0296 2620#define cfgBIFPLR1_0_PCIE_LANE_14_EQUALIZATION_CNTL 0x0298 2621#define cfgBIFPLR1_0_PCIE_LANE_15_EQUALIZATION_CNTL 0x029a 2622#define cfgBIFPLR1_0_PCIE_ACS_ENH_CAP_LIST 0x02a0 2623#define cfgBIFPLR1_0_PCIE_ACS_CAP 0x02a4 2624#define cfgBIFPLR1_0_PCIE_ACS_CNTL 0x02a6 2625#define cfgBIFPLR1_0_PCIE_MC_ENH_CAP_LIST 0x02f0 2626#define cfgBIFPLR1_0_PCIE_MC_CAP 0x02f4 2627#define cfgBIFPLR1_0_PCIE_MC_CNTL 0x02f6 2628#define cfgBIFPLR1_0_PCIE_MC_ADDR0 0x02f8 2629#define cfgBIFPLR1_0_PCIE_MC_ADDR1 0x02fc 2630#define cfgBIFPLR1_0_PCIE_MC_RCV0 0x0300 2631#define cfgBIFPLR1_0_PCIE_MC_RCV1 0x0304 2632#define cfgBIFPLR1_0_PCIE_MC_BLOCK_ALL0 0x0308 2633#define cfgBIFPLR1_0_PCIE_MC_BLOCK_ALL1 0x030c 2634#define cfgBIFPLR1_0_PCIE_MC_BLOCK_UNTRANSLATED_0 0x0310 2635#define cfgBIFPLR1_0_PCIE_MC_BLOCK_UNTRANSLATED_1 0x0314 2636#define cfgBIFPLR1_0_PCIE_MC_OVERLAY_BAR0 0x0318 2637#define cfgBIFPLR1_0_PCIE_MC_OVERLAY_BAR1 0x031c 2638#define cfgBIFPLR1_0_PCIE_L1_PM_SUB_CAP_LIST 0x0370 2639#define cfgBIFPLR1_0_PCIE_L1_PM_SUB_CAP 0x0374 2640#define cfgBIFPLR1_0_PCIE_L1_PM_SUB_CNTL 0x0378 2641#define cfgBIFPLR1_0_PCIE_L1_PM_SUB_CNTL2 0x037c 2642#define cfgBIFPLR1_0_PCIE_DPC_ENH_CAP_LIST 0x0380 2643#define cfgBIFPLR1_0_PCIE_DPC_CAP_LIST 0x0384 2644#define cfgBIFPLR1_0_PCIE_DPC_CNTL 0x0386 2645#define cfgBIFPLR1_0_PCIE_DPC_STATUS 0x0388 2646#define cfgBIFPLR1_0_PCIE_DPC_ERROR_SOURCE_ID 0x038a 2647#define cfgBIFPLR1_0_PCIE_RP_PIO_STATUS 0x038c 2648#define cfgBIFPLR1_0_PCIE_RP_PIO_MASK 0x0390 2649#define cfgBIFPLR1_0_PCIE_RP_PIO_SEVERITY 0x0394 2650#define cfgBIFPLR1_0_PCIE_RP_PIO_SYSERROR 0x0398 2651#define cfgBIFPLR1_0_PCIE_RP_PIO_EXCEPTION 0x039c 2652#define cfgBIFPLR1_0_PCIE_RP_PIO_HDR_LOG0 0x03a0 2653#define cfgBIFPLR1_0_PCIE_RP_PIO_HDR_LOG1 0x03a4 2654#define cfgBIFPLR1_0_PCIE_RP_PIO_HDR_LOG2 0x03a8 2655#define cfgBIFPLR1_0_PCIE_RP_PIO_HDR_LOG3 0x03ac 2656#define cfgBIFPLR1_0_PCIE_RP_PIO_IMPSPEC_LOG 0x03b0 2657#define cfgBIFPLR1_0_PCIE_RP_PIO_PREFIX_LOG0 0x03b4 2658#define cfgBIFPLR1_0_PCIE_RP_PIO_PREFIX_LOG1 0x03b8 2659#define cfgBIFPLR1_0_PCIE_RP_PIO_PREFIX_LOG2 0x03bc 2660#define cfgBIFPLR1_0_PCIE_RP_PIO_PREFIX_LOG3 0x03c0 2661#define cfgBIFPLR1_0_PCIE_ESM_CAP_LIST 0x03c4 2662#define cfgBIFPLR1_0_PCIE_ESM_HEADER_1 0x03c8 2663#define cfgBIFPLR1_0_PCIE_ESM_HEADER_2 0x03cc 2664#define cfgBIFPLR1_0_PCIE_ESM_STATUS 0x03ce 2665#define cfgBIFPLR1_0_PCIE_ESM_CTRL 0x03d0 2666#define cfgBIFPLR1_0_PCIE_ESM_CAP_1 0x03d4 2667#define cfgBIFPLR1_0_PCIE_ESM_CAP_2 0x03d8 2668#define cfgBIFPLR1_0_PCIE_ESM_CAP_3 0x03dc 2669#define cfgBIFPLR1_0_PCIE_ESM_CAP_4 0x03e0 2670#define cfgBIFPLR1_0_PCIE_ESM_CAP_5 0x03e4 2671#define cfgBIFPLR1_0_PCIE_ESM_CAP_6 0x03e8 2672#define cfgBIFPLR1_0_PCIE_ESM_CAP_7 0x03ec 2673 2674 2675// addressBlock: nbio_pcie0_bifplr2_cfgdecp 2676// base address: 0x0 2677#define cfgBIFPLR2_0_VENDOR_ID 0x0000 2678#define cfgBIFPLR2_0_DEVICE_ID 0x0002 2679#define cfgBIFPLR2_0_COMMAND 0x0004 2680#define cfgBIFPLR2_0_STATUS 0x0006 2681#define cfgBIFPLR2_0_REVISION_ID 0x0008 2682#define cfgBIFPLR2_0_PROG_INTERFACE 0x0009 2683#define cfgBIFPLR2_0_SUB_CLASS 0x000a 2684#define cfgBIFPLR2_0_BASE_CLASS 0x000b 2685#define cfgBIFPLR2_0_CACHE_LINE 0x000c 2686#define cfgBIFPLR2_0_LATENCY 0x000d 2687#define cfgBIFPLR2_0_HEADER 0x000e 2688#define cfgBIFPLR2_0_BIST 0x000f 2689#define cfgBIFPLR2_0_SUB_BUS_NUMBER_LATENCY 0x0018 2690#define cfgBIFPLR2_0_IO_BASE_LIMIT 0x001c 2691#define cfgBIFPLR2_0_SECONDARY_STATUS 0x001e 2692#define cfgBIFPLR2_0_MEM_BASE_LIMIT 0x0020 2693#define cfgBIFPLR2_0_PREF_BASE_LIMIT 0x0024 2694#define cfgBIFPLR2_0_PREF_BASE_UPPER 0x0028 2695#define cfgBIFPLR2_0_PREF_LIMIT_UPPER 0x002c 2696#define cfgBIFPLR2_0_IO_BASE_LIMIT_HI 0x0030 2697#define cfgBIFPLR2_0_CAP_PTR 0x0034 2698#define cfgBIFPLR2_0_INTERRUPT_LINE 0x003c 2699#define cfgBIFPLR2_0_INTERRUPT_PIN 0x003d 2700#define cfgBIFPLR2_0_IRQ_BRIDGE_CNTL 0x003e 2701#define cfgBIFPLR2_0_EXT_BRIDGE_CNTL 0x0040 2702#define cfgBIFPLR2_0_PMI_CAP_LIST 0x0050 2703#define cfgBIFPLR2_0_PMI_CAP 0x0052 2704#define cfgBIFPLR2_0_PMI_STATUS_CNTL 0x0054 2705#define cfgBIFPLR2_0_PCIE_CAP_LIST 0x0058 2706#define cfgBIFPLR2_0_PCIE_CAP 0x005a 2707#define cfgBIFPLR2_0_DEVICE_CAP 0x005c 2708#define cfgBIFPLR2_0_DEVICE_CNTL 0x0060 2709#define cfgBIFPLR2_0_DEVICE_STATUS 0x0062 2710#define cfgBIFPLR2_0_LINK_CAP 0x0064 2711#define cfgBIFPLR2_0_LINK_CNTL 0x0068 2712#define cfgBIFPLR2_0_LINK_STATUS 0x006a 2713#define cfgBIFPLR2_0_SLOT_CAP 0x006c 2714#define cfgBIFPLR2_0_SLOT_CNTL 0x0070 2715#define cfgBIFPLR2_0_SLOT_STATUS 0x0072 2716#define cfgBIFPLR2_0_ROOT_CNTL 0x0074 2717#define cfgBIFPLR2_0_ROOT_CAP 0x0076 2718#define cfgBIFPLR2_0_ROOT_STATUS 0x0078 2719#define cfgBIFPLR2_0_DEVICE_CAP2 0x007c 2720#define cfgBIFPLR2_0_DEVICE_CNTL2 0x0080 2721#define cfgBIFPLR2_0_DEVICE_STATUS2 0x0082 2722#define cfgBIFPLR2_0_LINK_CAP2 0x0084 2723#define cfgBIFPLR2_0_LINK_CNTL2 0x0088 2724#define cfgBIFPLR2_0_LINK_STATUS2 0x008a 2725#define cfgBIFPLR2_0_SLOT_CAP2 0x008c 2726#define cfgBIFPLR2_0_SLOT_CNTL2 0x0090 2727#define cfgBIFPLR2_0_SLOT_STATUS2 0x0092 2728#define cfgBIFPLR2_0_MSI_CAP_LIST 0x00a0 2729#define cfgBIFPLR2_0_MSI_MSG_CNTL 0x00a2 2730#define cfgBIFPLR2_0_MSI_MSG_ADDR_LO 0x00a4 2731#define cfgBIFPLR2_0_MSI_MSG_ADDR_HI 0x00a8 2732#define cfgBIFPLR2_0_MSI_MSG_DATA 0x00a8 2733#define cfgBIFPLR2_0_MSI_MSG_DATA_64 0x00ac 2734#define cfgBIFPLR2_0_SSID_CAP_LIST 0x00c0 2735#define cfgBIFPLR2_0_SSID_CAP 0x00c4 2736#define cfgBIFPLR2_0_MSI_MAP_CAP_LIST 0x00c8 2737#define cfgBIFPLR2_0_MSI_MAP_CAP 0x00ca 2738#define cfgBIFPLR2_0_MSI_MAP_ADDR_LO 0x00cc 2739#define cfgBIFPLR2_0_MSI_MAP_ADDR_HI 0x00d0 2740#define cfgBIFPLR2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST 0x0100 2741#define cfgBIFPLR2_0_PCIE_VENDOR_SPECIFIC_HDR 0x0104 2742#define cfgBIFPLR2_0_PCIE_VENDOR_SPECIFIC1 0x0108 2743#define cfgBIFPLR2_0_PCIE_VENDOR_SPECIFIC2 0x010c 2744#define cfgBIFPLR2_0_PCIE_VC_ENH_CAP_LIST 0x0110 2745#define cfgBIFPLR2_0_PCIE_PORT_VC_CAP_REG1 0x0114 2746#define cfgBIFPLR2_0_PCIE_PORT_VC_CAP_REG2 0x0118 2747#define cfgBIFPLR2_0_PCIE_PORT_VC_CNTL 0x011c 2748#define cfgBIFPLR2_0_PCIE_PORT_VC_STATUS 0x011e 2749#define cfgBIFPLR2_0_PCIE_VC0_RESOURCE_CAP 0x0120 2750#define cfgBIFPLR2_0_PCIE_VC0_RESOURCE_CNTL 0x0124 2751#define cfgBIFPLR2_0_PCIE_VC0_RESOURCE_STATUS 0x012a 2752#define cfgBIFPLR2_0_PCIE_VC1_RESOURCE_CAP 0x012c 2753#define cfgBIFPLR2_0_PCIE_VC1_RESOURCE_CNTL 0x0130 2754#define cfgBIFPLR2_0_PCIE_VC1_RESOURCE_STATUS 0x0136 2755#define cfgBIFPLR2_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST 0x0140 2756#define cfgBIFPLR2_0_PCIE_DEV_SERIAL_NUM_DW1 0x0144 2757#define cfgBIFPLR2_0_PCIE_DEV_SERIAL_NUM_DW2 0x0148 2758#define cfgBIFPLR2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST 0x0150 2759#define cfgBIFPLR2_0_PCIE_UNCORR_ERR_STATUS 0x0154 2760#define cfgBIFPLR2_0_PCIE_UNCORR_ERR_MASK 0x0158 2761#define cfgBIFPLR2_0_PCIE_UNCORR_ERR_SEVERITY 0x015c 2762#define cfgBIFPLR2_0_PCIE_CORR_ERR_STATUS 0x0160 2763#define cfgBIFPLR2_0_PCIE_CORR_ERR_MASK 0x0164 2764#define cfgBIFPLR2_0_PCIE_ADV_ERR_CAP_CNTL 0x0168 2765#define cfgBIFPLR2_0_PCIE_HDR_LOG0 0x016c 2766#define cfgBIFPLR2_0_PCIE_HDR_LOG1 0x0170 2767#define cfgBIFPLR2_0_PCIE_HDR_LOG2 0x0174 2768#define cfgBIFPLR2_0_PCIE_HDR_LOG3 0x0178 2769#define cfgBIFPLR2_0_PCIE_ROOT_ERR_CMD 0x017c 2770#define cfgBIFPLR2_0_PCIE_ROOT_ERR_STATUS 0x0180 2771#define cfgBIFPLR2_0_PCIE_ERR_SRC_ID 0x0184 2772#define cfgBIFPLR2_0_PCIE_TLP_PREFIX_LOG0 0x0188 2773#define cfgBIFPLR2_0_PCIE_TLP_PREFIX_LOG1 0x018c 2774#define cfgBIFPLR2_0_PCIE_TLP_PREFIX_LOG2 0x0190 2775#define cfgBIFPLR2_0_PCIE_TLP_PREFIX_LOG3 0x0194 2776#define cfgBIFPLR2_0_PCIE_SECONDARY_ENH_CAP_LIST 0x0270 2777#define cfgBIFPLR2_0_PCIE_LINK_CNTL3 0x0274 2778#define cfgBIFPLR2_0_PCIE_LANE_ERROR_STATUS 0x0278 2779#define cfgBIFPLR2_0_PCIE_LANE_0_EQUALIZATION_CNTL 0x027c 2780#define cfgBIFPLR2_0_PCIE_LANE_1_EQUALIZATION_CNTL 0x027e 2781#define cfgBIFPLR2_0_PCIE_LANE_2_EQUALIZATION_CNTL 0x0280 2782#define cfgBIFPLR2_0_PCIE_LANE_3_EQUALIZATION_CNTL 0x0282 2783#define cfgBIFPLR2_0_PCIE_LANE_4_EQUALIZATION_CNTL 0x0284 2784#define cfgBIFPLR2_0_PCIE_LANE_5_EQUALIZATION_CNTL 0x0286 2785#define cfgBIFPLR2_0_PCIE_LANE_6_EQUALIZATION_CNTL 0x0288 2786#define cfgBIFPLR2_0_PCIE_LANE_7_EQUALIZATION_CNTL 0x028a 2787#define cfgBIFPLR2_0_PCIE_LANE_8_EQUALIZATION_CNTL 0x028c 2788#define cfgBIFPLR2_0_PCIE_LANE_9_EQUALIZATION_CNTL 0x028e 2789#define cfgBIFPLR2_0_PCIE_LANE_10_EQUALIZATION_CNTL 0x0290 2790#define cfgBIFPLR2_0_PCIE_LANE_11_EQUALIZATION_CNTL 0x0292 2791#define cfgBIFPLR2_0_PCIE_LANE_12_EQUALIZATION_CNTL 0x0294 2792#define cfgBIFPLR2_0_PCIE_LANE_13_EQUALIZATION_CNTL 0x0296 2793#define cfgBIFPLR2_0_PCIE_LANE_14_EQUALIZATION_CNTL 0x0298 2794#define cfgBIFPLR2_0_PCIE_LANE_15_EQUALIZATION_CNTL 0x029a 2795#define cfgBIFPLR2_0_PCIE_ACS_ENH_CAP_LIST 0x02a0 2796#define cfgBIFPLR2_0_PCIE_ACS_CAP 0x02a4 2797#define cfgBIFPLR2_0_PCIE_ACS_CNTL 0x02a6 2798#define cfgBIFPLR2_0_PCIE_MC_ENH_CAP_LIST 0x02f0 2799#define cfgBIFPLR2_0_PCIE_MC_CAP 0x02f4 2800#define cfgBIFPLR2_0_PCIE_MC_CNTL 0x02f6 2801#define cfgBIFPLR2_0_PCIE_MC_ADDR0 0x02f8 2802#define cfgBIFPLR2_0_PCIE_MC_ADDR1 0x02fc 2803#define cfgBIFPLR2_0_PCIE_MC_RCV0 0x0300 2804#define cfgBIFPLR2_0_PCIE_MC_RCV1 0x0304 2805#define cfgBIFPLR2_0_PCIE_MC_BLOCK_ALL0 0x0308 2806#define cfgBIFPLR2_0_PCIE_MC_BLOCK_ALL1 0x030c 2807#define cfgBIFPLR2_0_PCIE_MC_BLOCK_UNTRANSLATED_0 0x0310 2808#define cfgBIFPLR2_0_PCIE_MC_BLOCK_UNTRANSLATED_1 0x0314 2809#define cfgBIFPLR2_0_PCIE_MC_OVERLAY_BAR0 0x0318 2810#define cfgBIFPLR2_0_PCIE_MC_OVERLAY_BAR1 0x031c 2811#define cfgBIFPLR2_0_PCIE_L1_PM_SUB_CAP_LIST 0x0370 2812#define cfgBIFPLR2_0_PCIE_L1_PM_SUB_CAP 0x0374 2813#define cfgBIFPLR2_0_PCIE_L1_PM_SUB_CNTL 0x0378 2814#define cfgBIFPLR2_0_PCIE_L1_PM_SUB_CNTL2 0x037c 2815#define cfgBIFPLR2_0_PCIE_DPC_ENH_CAP_LIST 0x0380 2816#define cfgBIFPLR2_0_PCIE_DPC_CAP_LIST 0x0384 2817#define cfgBIFPLR2_0_PCIE_DPC_CNTL 0x0386 2818#define cfgBIFPLR2_0_PCIE_DPC_STATUS 0x0388 2819#define cfgBIFPLR2_0_PCIE_DPC_ERROR_SOURCE_ID 0x038a 2820#define cfgBIFPLR2_0_PCIE_RP_PIO_STATUS 0x038c 2821#define cfgBIFPLR2_0_PCIE_RP_PIO_MASK 0x0390 2822#define cfgBIFPLR2_0_PCIE_RP_PIO_SEVERITY 0x0394 2823#define cfgBIFPLR2_0_PCIE_RP_PIO_SYSERROR 0x0398 2824#define cfgBIFPLR2_0_PCIE_RP_PIO_EXCEPTION 0x039c 2825#define cfgBIFPLR2_0_PCIE_RP_PIO_HDR_LOG0 0x03a0 2826#define cfgBIFPLR2_0_PCIE_RP_PIO_HDR_LOG1 0x03a4 2827#define cfgBIFPLR2_0_PCIE_RP_PIO_HDR_LOG2 0x03a8 2828#define cfgBIFPLR2_0_PCIE_RP_PIO_HDR_LOG3 0x03ac 2829#define cfgBIFPLR2_0_PCIE_RP_PIO_IMPSPEC_LOG 0x03b0 2830#define cfgBIFPLR2_0_PCIE_RP_PIO_PREFIX_LOG0 0x03b4 2831#define cfgBIFPLR2_0_PCIE_RP_PIO_PREFIX_LOG1 0x03b8 2832#define cfgBIFPLR2_0_PCIE_RP_PIO_PREFIX_LOG2 0x03bc 2833#define cfgBIFPLR2_0_PCIE_RP_PIO_PREFIX_LOG3 0x03c0 2834#define cfgBIFPLR2_0_PCIE_ESM_CAP_LIST 0x03c4 2835#define cfgBIFPLR2_0_PCIE_ESM_HEADER_1 0x03c8 2836#define cfgBIFPLR2_0_PCIE_ESM_HEADER_2 0x03cc 2837#define cfgBIFPLR2_0_PCIE_ESM_STATUS 0x03ce 2838#define cfgBIFPLR2_0_PCIE_ESM_CTRL 0x03d0 2839#define cfgBIFPLR2_0_PCIE_ESM_CAP_1 0x03d4 2840#define cfgBIFPLR2_0_PCIE_ESM_CAP_2 0x03d8 2841#define cfgBIFPLR2_0_PCIE_ESM_CAP_3 0x03dc 2842#define cfgBIFPLR2_0_PCIE_ESM_CAP_4 0x03e0 2843#define cfgBIFPLR2_0_PCIE_ESM_CAP_5 0x03e4 2844#define cfgBIFPLR2_0_PCIE_ESM_CAP_6 0x03e8 2845#define cfgBIFPLR2_0_PCIE_ESM_CAP_7 0x03ec 2846 2847 2848// addressBlock: nbio_pcie0_bifplr3_cfgdecp 2849// base address: 0x0 2850#define cfgBIFPLR3_0_VENDOR_ID 0x0000 2851#define cfgBIFPLR3_0_DEVICE_ID 0x0002 2852#define cfgBIFPLR3_0_COMMAND 0x0004 2853#define cfgBIFPLR3_0_STATUS 0x0006 2854#define cfgBIFPLR3_0_REVISION_ID 0x0008 2855#define cfgBIFPLR3_0_PROG_INTERFACE 0x0009 2856#define cfgBIFPLR3_0_SUB_CLASS 0x000a 2857#define cfgBIFPLR3_0_BASE_CLASS 0x000b 2858#define cfgBIFPLR3_0_CACHE_LINE 0x000c 2859#define cfgBIFPLR3_0_LATENCY 0x000d 2860#define cfgBIFPLR3_0_HEADER 0x000e 2861#define cfgBIFPLR3_0_BIST 0x000f 2862#define cfgBIFPLR3_0_SUB_BUS_NUMBER_LATENCY 0x0018 2863#define cfgBIFPLR3_0_IO_BASE_LIMIT 0x001c 2864#define cfgBIFPLR3_0_SECONDARY_STATUS 0x001e 2865#define cfgBIFPLR3_0_MEM_BASE_LIMIT 0x0020 2866#define cfgBIFPLR3_0_PREF_BASE_LIMIT 0x0024 2867#define cfgBIFPLR3_0_PREF_BASE_UPPER 0x0028 2868#define cfgBIFPLR3_0_PREF_LIMIT_UPPER 0x002c 2869#define cfgBIFPLR3_0_IO_BASE_LIMIT_HI 0x0030 2870#define cfgBIFPLR3_0_CAP_PTR 0x0034 2871#define cfgBIFPLR3_0_INTERRUPT_LINE 0x003c 2872#define cfgBIFPLR3_0_INTERRUPT_PIN 0x003d 2873#define cfgBIFPLR3_0_IRQ_BRIDGE_CNTL 0x003e 2874#define cfgBIFPLR3_0_EXT_BRIDGE_CNTL 0x0040 2875#define cfgBIFPLR3_0_PMI_CAP_LIST 0x0050 2876#define cfgBIFPLR3_0_PMI_CAP 0x0052 2877#define cfgBIFPLR3_0_PMI_STATUS_CNTL 0x0054 2878#define cfgBIFPLR3_0_PCIE_CAP_LIST 0x0058 2879#define cfgBIFPLR3_0_PCIE_CAP 0x005a 2880#define cfgBIFPLR3_0_DEVICE_CAP 0x005c 2881#define cfgBIFPLR3_0_DEVICE_CNTL 0x0060 2882#define cfgBIFPLR3_0_DEVICE_STATUS 0x0062 2883#define cfgBIFPLR3_0_LINK_CAP 0x0064 2884#define cfgBIFPLR3_0_LINK_CNTL 0x0068 2885#define cfgBIFPLR3_0_LINK_STATUS 0x006a 2886#define cfgBIFPLR3_0_SLOT_CAP 0x006c 2887#define cfgBIFPLR3_0_SLOT_CNTL 0x0070 2888#define cfgBIFPLR3_0_SLOT_STATUS 0x0072 2889#define cfgBIFPLR3_0_ROOT_CNTL 0x0074 2890#define cfgBIFPLR3_0_ROOT_CAP 0x0076 2891#define cfgBIFPLR3_0_ROOT_STATUS 0x0078 2892#define cfgBIFPLR3_0_DEVICE_CAP2 0x007c 2893#define cfgBIFPLR3_0_DEVICE_CNTL2 0x0080 2894#define cfgBIFPLR3_0_DEVICE_STATUS2 0x0082 2895#define cfgBIFPLR3_0_LINK_CAP2 0x0084 2896#define cfgBIFPLR3_0_LINK_CNTL2 0x0088 2897#define cfgBIFPLR3_0_LINK_STATUS2 0x008a 2898#define cfgBIFPLR3_0_SLOT_CAP2 0x008c 2899#define cfgBIFPLR3_0_SLOT_CNTL2 0x0090 2900#define cfgBIFPLR3_0_SLOT_STATUS2 0x0092 2901#define cfgBIFPLR3_0_MSI_CAP_LIST 0x00a0 2902#define cfgBIFPLR3_0_MSI_MSG_CNTL 0x00a2 2903#define cfgBIFPLR3_0_MSI_MSG_ADDR_LO 0x00a4 2904#define cfgBIFPLR3_0_MSI_MSG_ADDR_HI 0x00a8 2905#define cfgBIFPLR3_0_MSI_MSG_DATA 0x00a8 2906#define cfgBIFPLR3_0_MSI_MSG_DATA_64 0x00ac 2907#define cfgBIFPLR3_0_SSID_CAP_LIST 0x00c0 2908#define cfgBIFPLR3_0_SSID_CAP 0x00c4 2909#define cfgBIFPLR3_0_MSI_MAP_CAP_LIST 0x00c8 2910#define cfgBIFPLR3_0_MSI_MAP_CAP 0x00ca 2911#define cfgBIFPLR3_0_MSI_MAP_ADDR_LO 0x00cc 2912#define cfgBIFPLR3_0_MSI_MAP_ADDR_HI 0x00d0 2913#define cfgBIFPLR3_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST 0x0100 2914#define cfgBIFPLR3_0_PCIE_VENDOR_SPECIFIC_HDR 0x0104 2915#define cfgBIFPLR3_0_PCIE_VENDOR_SPECIFIC1 0x0108 2916#define cfgBIFPLR3_0_PCIE_VENDOR_SPECIFIC2 0x010c 2917#define cfgBIFPLR3_0_PCIE_VC_ENH_CAP_LIST 0x0110 2918#define cfgBIFPLR3_0_PCIE_PORT_VC_CAP_REG1 0x0114 2919#define cfgBIFPLR3_0_PCIE_PORT_VC_CAP_REG2 0x0118 2920#define cfgBIFPLR3_0_PCIE_PORT_VC_CNTL 0x011c 2921#define cfgBIFPLR3_0_PCIE_PORT_VC_STATUS 0x011e 2922#define cfgBIFPLR3_0_PCIE_VC0_RESOURCE_CAP 0x0120 2923#define cfgBIFPLR3_0_PCIE_VC0_RESOURCE_CNTL 0x0124 2924#define cfgBIFPLR3_0_PCIE_VC0_RESOURCE_STATUS 0x012a 2925#define cfgBIFPLR3_0_PCIE_VC1_RESOURCE_CAP 0x012c 2926#define cfgBIFPLR3_0_PCIE_VC1_RESOURCE_CNTL 0x0130 2927#define cfgBIFPLR3_0_PCIE_VC1_RESOURCE_STATUS 0x0136 2928#define cfgBIFPLR3_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST 0x0140 2929#define cfgBIFPLR3_0_PCIE_DEV_SERIAL_NUM_DW1 0x0144 2930#define cfgBIFPLR3_0_PCIE_DEV_SERIAL_NUM_DW2 0x0148 2931#define cfgBIFPLR3_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST 0x0150 2932#define cfgBIFPLR3_0_PCIE_UNCORR_ERR_STATUS 0x0154 2933#define cfgBIFPLR3_0_PCIE_UNCORR_ERR_MASK 0x0158 2934#define cfgBIFPLR3_0_PCIE_UNCORR_ERR_SEVERITY 0x015c 2935#define cfgBIFPLR3_0_PCIE_CORR_ERR_STATUS 0x0160 2936#define cfgBIFPLR3_0_PCIE_CORR_ERR_MASK 0x0164 2937#define cfgBIFPLR3_0_PCIE_ADV_ERR_CAP_CNTL 0x0168 2938#define cfgBIFPLR3_0_PCIE_HDR_LOG0 0x016c 2939#define cfgBIFPLR3_0_PCIE_HDR_LOG1 0x0170 2940#define cfgBIFPLR3_0_PCIE_HDR_LOG2 0x0174 2941#define cfgBIFPLR3_0_PCIE_HDR_LOG3 0x0178 2942#define cfgBIFPLR3_0_PCIE_ROOT_ERR_CMD 0x017c 2943#define cfgBIFPLR3_0_PCIE_ROOT_ERR_STATUS 0x0180 2944#define cfgBIFPLR3_0_PCIE_ERR_SRC_ID 0x0184 2945#define cfgBIFPLR3_0_PCIE_TLP_PREFIX_LOG0 0x0188 2946#define cfgBIFPLR3_0_PCIE_TLP_PREFIX_LOG1 0x018c 2947#define cfgBIFPLR3_0_PCIE_TLP_PREFIX_LOG2 0x0190 2948#define cfgBIFPLR3_0_PCIE_TLP_PREFIX_LOG3 0x0194 2949#define cfgBIFPLR3_0_PCIE_SECONDARY_ENH_CAP_LIST 0x0270 2950#define cfgBIFPLR3_0_PCIE_LINK_CNTL3 0x0274 2951#define cfgBIFPLR3_0_PCIE_LANE_ERROR_STATUS 0x0278 2952#define cfgBIFPLR3_0_PCIE_LANE_0_EQUALIZATION_CNTL 0x027c 2953#define cfgBIFPLR3_0_PCIE_LANE_1_EQUALIZATION_CNTL 0x027e 2954#define cfgBIFPLR3_0_PCIE_LANE_2_EQUALIZATION_CNTL 0x0280 2955#define cfgBIFPLR3_0_PCIE_LANE_3_EQUALIZATION_CNTL 0x0282 2956#define cfgBIFPLR3_0_PCIE_LANE_4_EQUALIZATION_CNTL 0x0284 2957#define cfgBIFPLR3_0_PCIE_LANE_5_EQUALIZATION_CNTL 0x0286 2958#define cfgBIFPLR3_0_PCIE_LANE_6_EQUALIZATION_CNTL 0x0288 2959#define cfgBIFPLR3_0_PCIE_LANE_7_EQUALIZATION_CNTL 0x028a 2960#define cfgBIFPLR3_0_PCIE_LANE_8_EQUALIZATION_CNTL 0x028c 2961#define cfgBIFPLR3_0_PCIE_LANE_9_EQUALIZATION_CNTL 0x028e 2962#define cfgBIFPLR3_0_PCIE_LANE_10_EQUALIZATION_CNTL 0x0290 2963#define cfgBIFPLR3_0_PCIE_LANE_11_EQUALIZATION_CNTL 0x0292 2964#define cfgBIFPLR3_0_PCIE_LANE_12_EQUALIZATION_CNTL 0x0294 2965#define cfgBIFPLR3_0_PCIE_LANE_13_EQUALIZATION_CNTL 0x0296 2966#define cfgBIFPLR3_0_PCIE_LANE_14_EQUALIZATION_CNTL 0x0298 2967#define cfgBIFPLR3_0_PCIE_LANE_15_EQUALIZATION_CNTL 0x029a 2968#define cfgBIFPLR3_0_PCIE_ACS_ENH_CAP_LIST 0x02a0 2969#define cfgBIFPLR3_0_PCIE_ACS_CAP 0x02a4 2970#define cfgBIFPLR3_0_PCIE_ACS_CNTL 0x02a6 2971#define cfgBIFPLR3_0_PCIE_MC_ENH_CAP_LIST 0x02f0 2972#define cfgBIFPLR3_0_PCIE_MC_CAP 0x02f4 2973#define cfgBIFPLR3_0_PCIE_MC_CNTL 0x02f6 2974#define cfgBIFPLR3_0_PCIE_MC_ADDR0 0x02f8 2975#define cfgBIFPLR3_0_PCIE_MC_ADDR1 0x02fc 2976#define cfgBIFPLR3_0_PCIE_MC_RCV0 0x0300 2977#define cfgBIFPLR3_0_PCIE_MC_RCV1 0x0304 2978#define cfgBIFPLR3_0_PCIE_MC_BLOCK_ALL0 0x0308 2979#define cfgBIFPLR3_0_PCIE_MC_BLOCK_ALL1 0x030c 2980#define cfgBIFPLR3_0_PCIE_MC_BLOCK_UNTRANSLATED_0 0x0310 2981#define cfgBIFPLR3_0_PCIE_MC_BLOCK_UNTRANSLATED_1 0x0314 2982#define cfgBIFPLR3_0_PCIE_MC_OVERLAY_BAR0 0x0318 2983#define cfgBIFPLR3_0_PCIE_MC_OVERLAY_BAR1 0x031c 2984#define cfgBIFPLR3_0_PCIE_L1_PM_SUB_CAP_LIST 0x0370 2985#define cfgBIFPLR3_0_PCIE_L1_PM_SUB_CAP 0x0374 2986#define cfgBIFPLR3_0_PCIE_L1_PM_SUB_CNTL 0x0378 2987#define cfgBIFPLR3_0_PCIE_L1_PM_SUB_CNTL2 0x037c 2988#define cfgBIFPLR3_0_PCIE_DPC_ENH_CAP_LIST 0x0380 2989#define cfgBIFPLR3_0_PCIE_DPC_CAP_LIST 0x0384 2990#define cfgBIFPLR3_0_PCIE_DPC_CNTL 0x0386 2991#define cfgBIFPLR3_0_PCIE_DPC_STATUS 0x0388 2992#define cfgBIFPLR3_0_PCIE_DPC_ERROR_SOURCE_ID 0x038a 2993#define cfgBIFPLR3_0_PCIE_RP_PIO_STATUS 0x038c 2994#define cfgBIFPLR3_0_PCIE_RP_PIO_MASK 0x0390 2995#define cfgBIFPLR3_0_PCIE_RP_PIO_SEVERITY 0x0394 2996#define cfgBIFPLR3_0_PCIE_RP_PIO_SYSERROR 0x0398 2997#define cfgBIFPLR3_0_PCIE_RP_PIO_EXCEPTION 0x039c 2998#define cfgBIFPLR3_0_PCIE_RP_PIO_HDR_LOG0 0x03a0 2999#define cfgBIFPLR3_0_PCIE_RP_PIO_HDR_LOG1 0x03a4 3000#define cfgBIFPLR3_0_PCIE_RP_PIO_HDR_LOG2 0x03a8
3001#define cfgBIFPLR3_0_PCIE_RP_PIO_HDR_LOG3 0x03ac 3002#define cfgBIFPLR3_0_PCIE_RP_PIO_IMPSPEC_LOG 0x03b0 3003#define cfgBIFPLR3_0_PCIE_RP_PIO_PREFIX_LOG0 0x03b4 3004#define cfgBIFPLR3_0_PCIE_RP_PIO_PREFIX_LOG1 0x03b8 3005#define cfgBIFPLR3_0_PCIE_RP_PIO_PREFIX_LOG2 0x03bc 3006#define cfgBIFPLR3_0_PCIE_RP_PIO_PREFIX_LOG3 0x03c0 3007#define cfgBIFPLR3_0_PCIE_ESM_CAP_LIST 0x03c4 3008#define cfgBIFPLR3_0_PCIE_ESM_HEADER_1 0x03c8 3009#define cfgBIFPLR3_0_PCIE_ESM_HEADER_2 0x03cc 3010#define cfgBIFPLR3_0_PCIE_ESM_STATUS 0x03ce 3011#define cfgBIFPLR3_0_PCIE_ESM_CTRL 0x03d0 3012#define cfgBIFPLR3_0_PCIE_ESM_CAP_1 0x03d4 3013#define cfgBIFPLR3_0_PCIE_ESM_CAP_2 0x03d8 3014#define cfgBIFPLR3_0_PCIE_ESM_CAP_3 0x03dc 3015#define cfgBIFPLR3_0_PCIE_ESM_CAP_4 0x03e0 3016#define cfgBIFPLR3_0_PCIE_ESM_CAP_5 0x03e4 3017#define cfgBIFPLR3_0_PCIE_ESM_CAP_6 0x03e8 3018#define cfgBIFPLR3_0_PCIE_ESM_CAP_7 0x03ec 3019 3020 3021// addressBlock: nbio_pcie0_bifplr4_cfgdecp 3022// base address: 0x0 3023#define cfgBIFPLR4_0_VENDOR_ID 0x0000 3024#define cfgBIFPLR4_0_DEVICE_ID 0x0002 3025#define cfgBIFPLR4_0_COMMAND 0x0004 3026#define cfgBIFPLR4_0_STATUS 0x0006 3027#define cfgBIFPLR4_0_REVISION_ID 0x0008 3028#define cfgBIFPLR4_0_PROG_INTERFACE 0x0009 3029#define cfgBIFPLR4_0_SUB_CLASS 0x000a 3030#define cfgBIFPLR4_0_BASE_CLASS 0x000b 3031#define cfgBIFPLR4_0_CACHE_LINE 0x000c 3032#define cfgBIFPLR4_0_LATENCY 0x000d 3033#define cfgBIFPLR4_0_HEADER 0x000e 3034#define cfgBIFPLR4_0_BIST 0x000f 3035#define cfgBIFPLR4_0_SUB_BUS_NUMBER_LATENCY 0x0018 3036#define cfgBIFPLR4_0_IO_BASE_LIMIT 0x001c 3037#define cfgBIFPLR4_0_SECONDARY_STATUS 0x001e 3038#define cfgBIFPLR4_0_MEM_BASE_LIMIT 0x0020 3039#define cfgBIFPLR4_0_PREF_BASE_LIMIT 0x0024 3040#define cfgBIFPLR4_0_PREF_BASE_UPPER 0x0028 3041#define cfgBIFPLR4_0_PREF_LIMIT_UPPER 0x002c 3042#define cfgBIFPLR4_0_IO_BASE_LIMIT_HI 0x0030 3043#define cfgBIFPLR4_0_CAP_PTR 0x0034 3044#define cfgBIFPLR4_0_INTERRUPT_LINE 0x003c 3045#define cfgBIFPLR4_0_INTERRUPT_PIN 0x003d 3046#define cfgBIFPLR4_0_IRQ_BRIDGE_CNTL 0x003e 3047#define cfgBIFPLR4_0_EXT_BRIDGE_CNTL 0x0040 3048#define cfgBIFPLR4_0_PMI_CAP_LIST 0x0050 3049#define cfgBIFPLR4_0_PMI_CAP 0x0052 3050#define cfgBIFPLR4_0_PMI_STATUS_CNTL 0x0054 3051#define cfgBIFPLR4_0_PCIE_CAP_LIST 0x0058 3052#define cfgBIFPLR4_0_PCIE_CAP 0x005a 3053#define cfgBIFPLR4_0_DEVICE_CAP 0x005c 3054#define cfgBIFPLR4_0_DEVICE_CNTL 0x0060 3055#define cfgBIFPLR4_0_DEVICE_STATUS 0x0062 3056#define cfgBIFPLR4_0_LINK_CAP 0x0064 3057#define cfgBIFPLR4_0_LINK_CNTL 0x0068 3058#define cfgBIFPLR4_0_LINK_STATUS 0x006a 3059#define cfgBIFPLR4_0_SLOT_CAP 0x006c 3060#define cfgBIFPLR4_0_SLOT_CNTL 0x0070 3061#define cfgBIFPLR4_0_SLOT_STATUS 0x0072 3062#define cfgBIFPLR4_0_ROOT_CNTL 0x0074 3063#define cfgBIFPLR4_0_ROOT_CAP 0x0076 3064#define cfgBIFPLR4_0_ROOT_STATUS 0x0078 3065#define cfgBIFPLR4_0_DEVICE_CAP2 0x007c 3066#define cfgBIFPLR4_0_DEVICE_CNTL2 0x0080 3067#define cfgBIFPLR4_0_DEVICE_STATUS2 0x0082 3068#define cfgBIFPLR4_0_LINK_CAP2 0x0084 3069#define cfgBIFPLR4_0_LINK_CNTL2 0x0088 3070#define cfgBIFPLR4_0_LINK_STATUS2 0x008a 3071#define cfgBIFPLR4_0_SLOT_CAP2 0x008c 3072#define cfgBIFPLR4_0_SLOT_CNTL2 0x0090 3073#define cfgBIFPLR4_0_SLOT_STATUS2 0x0092 3074#define cfgBIFPLR4_0_MSI_CAP_LIST 0x00a0 3075#define cfgBIFPLR4_0_MSI_MSG_CNTL 0x00a2 3076#define cfgBIFPLR4_0_MSI_MSG_ADDR_LO 0x00a4 3077#define cfgBIFPLR4_0_MSI_MSG_ADDR_HI 0x00a8 3078#define cfgBIFPLR4_0_MSI_MSG_DATA 0x00a8 3079#define cfgBIFPLR4_0_MSI_MSG_DATA_64 0x00ac 3080#define cfgBIFPLR4_0_SSID_CAP_LIST 0x00c0 3081#define cfgBIFPLR4_0_SSID_CAP 0x00c4 3082#define cfgBIFPLR4_0_MSI_MAP_CAP_LIST 0x00c8 3083#define cfgBIFPLR4_0_MSI_MAP_CAP 0x00ca 3084#define cfgBIFPLR4_0_MSI_MAP_ADDR_LO 0x00cc 3085#define cfgBIFPLR4_0_MSI_MAP_ADDR_HI 0x00d0 3086#define cfgBIFPLR4_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST 0x0100 3087#define cfgBIFPLR4_0_PCIE_VENDOR_SPECIFIC_HDR 0x0104 3088#define cfgBIFPLR4_0_PCIE_VENDOR_SPECIFIC1 0x0108 3089#define cfgBIFPLR4_0_PCIE_VENDOR_SPECIFIC2 0x010c 3090#define cfgBIFPLR4_0_PCIE_VC_ENH_CAP_LIST 0x0110 3091#define cfgBIFPLR4_0_PCIE_PORT_VC_CAP_REG1 0x0114 3092#define cfgBIFPLR4_0_PCIE_PORT_VC_CAP_REG2 0x0118 3093#define cfgBIFPLR4_0_PCIE_PORT_VC_CNTL 0x011c 3094#define cfgBIFPLR4_0_PCIE_PORT_VC_STATUS 0x011e 3095#define cfgBIFPLR4_0_PCIE_VC0_RESOURCE_CAP 0x0120 3096#define cfgBIFPLR4_0_PCIE_VC0_RESOURCE_CNTL 0x0124 3097#define cfgBIFPLR4_0_PCIE_VC0_RESOURCE_STATUS 0x012a 3098#define cfgBIFPLR4_0_PCIE_VC1_RESOURCE_CAP 0x012c 3099#define cfgBIFPLR4_0_PCIE_VC1_RESOURCE_CNTL 0x0130 3100#define cfgBIFPLR4_0_PCIE_VC1_RESOURCE_STATUS 0x0136 3101#define cfgBIFPLR4_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST 0x0140 3102#define cfgBIFPLR4_0_PCIE_DEV_SERIAL_NUM_DW1 0x0144 3103#define cfgBIFPLR4_0_PCIE_DEV_SERIAL_NUM_DW2 0x0148 3104#define cfgBIFPLR4_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST 0x0150 3105#define cfgBIFPLR4_0_PCIE_UNCORR_ERR_STATUS 0x0154 3106#define cfgBIFPLR4_0_PCIE_UNCORR_ERR_MASK 0x0158 3107#define cfgBIFPLR4_0_PCIE_UNCORR_ERR_SEVERITY 0x015c 3108#define cfgBIFPLR4_0_PCIE_CORR_ERR_STATUS 0x0160 3109#define cfgBIFPLR4_0_PCIE_CORR_ERR_MASK 0x0164 3110#define cfgBIFPLR4_0_PCIE_ADV_ERR_CAP_CNTL 0x0168 3111#define cfgBIFPLR4_0_PCIE_HDR_LOG0 0x016c 3112#define cfgBIFPLR4_0_PCIE_HDR_LOG1 0x0170 3113#define cfgBIFPLR4_0_PCIE_HDR_LOG2 0x0174 3114#define cfgBIFPLR4_0_PCIE_HDR_LOG3 0x0178 3115#define cfgBIFPLR4_0_PCIE_ROOT_ERR_CMD 0x017c 3116#define cfgBIFPLR4_0_PCIE_ROOT_ERR_STATUS 0x0180 3117#define cfgBIFPLR4_0_PCIE_ERR_SRC_ID 0x0184 3118#define cfgBIFPLR4_0_PCIE_TLP_PREFIX_LOG0 0x0188 3119#define cfgBIFPLR4_0_PCIE_TLP_PREFIX_LOG1 0x018c 3120#define cfgBIFPLR4_0_PCIE_TLP_PREFIX_LOG2 0x0190 3121#define cfgBIFPLR4_0_PCIE_TLP_PREFIX_LOG3 0x0194 3122#define cfgBIFPLR4_0_PCIE_SECONDARY_ENH_CAP_LIST 0x0270 3123#define cfgBIFPLR4_0_PCIE_LINK_CNTL3 0x0274 3124#define cfgBIFPLR4_0_PCIE_LANE_ERROR_STATUS 0x0278 3125#define cfgBIFPLR4_0_PCIE_LANE_0_EQUALIZATION_CNTL 0x027c 3126#define cfgBIFPLR4_0_PCIE_LANE_1_EQUALIZATION_CNTL 0x027e 3127#define cfgBIFPLR4_0_PCIE_LANE_2_EQUALIZATION_CNTL 0x0280 3128#define cfgBIFPLR4_0_PCIE_LANE_3_EQUALIZATION_CNTL 0x0282 3129#define cfgBIFPLR4_0_PCIE_LANE_4_EQUALIZATION_CNTL 0x0284 3130#define cfgBIFPLR4_0_PCIE_LANE_5_EQUALIZATION_CNTL 0x0286 3131#define cfgBIFPLR4_0_PCIE_LANE_6_EQUALIZATION_CNTL 0x0288 3132#define cfgBIFPLR4_0_PCIE_LANE_7_EQUALIZATION_CNTL 0x028a 3133#define cfgBIFPLR4_0_PCIE_LANE_8_EQUALIZATION_CNTL 0x028c 3134#define cfgBIFPLR4_0_PCIE_LANE_9_EQUALIZATION_CNTL 0x028e 3135#define cfgBIFPLR4_0_PCIE_LANE_10_EQUALIZATION_CNTL 0x0290 3136#define cfgBIFPLR4_0_PCIE_LANE_11_EQUALIZATION_CNTL 0x0292 3137#define cfgBIFPLR4_0_PCIE_LANE_12_EQUALIZATION_CNTL 0x0294 3138#define cfgBIFPLR4_0_PCIE_LANE_13_EQUALIZATION_CNTL 0x0296 3139#define cfgBIFPLR4_0_PCIE_LANE_14_EQUALIZATION_CNTL 0x0298 3140#define cfgBIFPLR4_0_PCIE_LANE_15_EQUALIZATION_CNTL 0x029a 3141#define cfgBIFPLR4_0_PCIE_ACS_ENH_CAP_LIST 0x02a0 3142#define cfgBIFPLR4_0_PCIE_ACS_CAP 0x02a4 3143#define cfgBIFPLR4_0_PCIE_ACS_CNTL 0x02a6 3144#define cfgBIFPLR4_0_PCIE_MC_ENH_CAP_LIST 0x02f0 3145#define cfgBIFPLR4_0_PCIE_MC_CAP 0x02f4 3146#define cfgBIFPLR4_0_PCIE_MC_CNTL 0x02f6 3147#define cfgBIFPLR4_0_PCIE_MC_ADDR0 0x02f8 3148#define cfgBIFPLR4_0_PCIE_MC_ADDR1 0x02fc 3149#define cfgBIFPLR4_0_PCIE_MC_RCV0 0x0300 3150#define cfgBIFPLR4_0_PCIE_MC_RCV1 0x0304 3151#define cfgBIFPLR4_0_PCIE_MC_BLOCK_ALL0 0x0308 3152#define cfgBIFPLR4_0_PCIE_MC_BLOCK_ALL1 0x030c 3153#define cfgBIFPLR4_0_PCIE_MC_BLOCK_UNTRANSLATED_0 0x0310 3154#define cfgBIFPLR4_0_PCIE_MC_BLOCK_UNTRANSLATED_1 0x0314 3155#define cfgBIFPLR4_0_PCIE_MC_OVERLAY_BAR0 0x0318 3156#define cfgBIFPLR4_0_PCIE_MC_OVERLAY_BAR1 0x031c 3157#define cfgBIFPLR4_0_PCIE_L1_PM_SUB_CAP_LIST 0x0370 3158#define cfgBIFPLR4_0_PCIE_L1_PM_SUB_CAP 0x0374 3159#define cfgBIFPLR4_0_PCIE_L1_PM_SUB_CNTL 0x0378 3160#define cfgBIFPLR4_0_PCIE_L1_PM_SUB_CNTL2 0x037c 3161#define cfgBIFPLR4_0_PCIE_DPC_ENH_CAP_LIST 0x0380 3162#define cfgBIFPLR4_0_PCIE_DPC_CAP_LIST 0x0384 3163#define cfgBIFPLR4_0_PCIE_DPC_CNTL 0x0386 3164#define cfgBIFPLR4_0_PCIE_DPC_STATUS 0x0388 3165#define cfgBIFPLR4_0_PCIE_DPC_ERROR_SOURCE_ID 0x038a 3166#define cfgBIFPLR4_0_PCIE_RP_PIO_STATUS 0x038c 3167#define cfgBIFPLR4_0_PCIE_RP_PIO_MASK 0x0390 3168#define cfgBIFPLR4_0_PCIE_RP_PIO_SEVERITY 0x0394 3169#define cfgBIFPLR4_0_PCIE_RP_PIO_SYSERROR 0x0398 3170#define cfgBIFPLR4_0_PCIE_RP_PIO_EXCEPTION 0x039c 3171#define cfgBIFPLR4_0_PCIE_RP_PIO_HDR_LOG0 0x03a0 3172#define cfgBIFPLR4_0_PCIE_RP_PIO_HDR_LOG1 0x03a4 3173#define cfgBIFPLR4_0_PCIE_RP_PIO_HDR_LOG2 0x03a8 3174#define cfgBIFPLR4_0_PCIE_RP_PIO_HDR_LOG3 0x03ac 3175#define cfgBIFPLR4_0_PCIE_RP_PIO_IMPSPEC_LOG 0x03b0 3176#define cfgBIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG0 0x03b4 3177#define cfgBIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG1 0x03b8 3178#define cfgBIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG2 0x03bc 3179#define cfgBIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG3 0x03c0 3180#define cfgBIFPLR4_0_PCIE_ESM_CAP_LIST 0x03c4 3181#define cfgBIFPLR4_0_PCIE_ESM_HEADER_1 0x03c8 3182#define cfgBIFPLR4_0_PCIE_ESM_HEADER_2 0x03cc 3183#define cfgBIFPLR4_0_PCIE_ESM_STATUS 0x03ce 3184#define cfgBIFPLR4_0_PCIE_ESM_CTRL 0x03d0 3185#define cfgBIFPLR4_0_PCIE_ESM_CAP_1 0x03d4 3186#define cfgBIFPLR4_0_PCIE_ESM_CAP_2 0x03d8 3187#define cfgBIFPLR4_0_PCIE_ESM_CAP_3 0x03dc 3188#define cfgBIFPLR4_0_PCIE_ESM_CAP_4 0x03e0 3189#define cfgBIFPLR4_0_PCIE_ESM_CAP_5 0x03e4 3190#define cfgBIFPLR4_0_PCIE_ESM_CAP_6 0x03e8 3191#define cfgBIFPLR4_0_PCIE_ESM_CAP_7 0x03ec 3192 3193 3194// addressBlock: nbio_pcie0_bifplr5_cfgdecp 3195// base address: 0x0 3196#define cfgBIFPLR5_0_VENDOR_ID 0x0000 3197#define cfgBIFPLR5_0_DEVICE_ID 0x0002 3198#define cfgBIFPLR5_0_COMMAND 0x0004 3199#define cfgBIFPLR5_0_STATUS 0x0006 3200#define cfgBIFPLR5_0_REVISION_ID 0x0008 3201#define cfgBIFPLR5_0_PROG_INTERFACE 0x0009 3202#define cfgBIFPLR5_0_SUB_CLASS 0x000a 3203#define cfgBIFPLR5_0_BASE_CLASS 0x000b 3204#define cfgBIFPLR5_0_CACHE_LINE 0x000c 3205#define cfgBIFPLR5_0_LATENCY 0x000d 3206#define cfgBIFPLR5_0_HEADER 0x000e 3207#define cfgBIFPLR5_0_BIST 0x000f 3208#define cfgBIFPLR5_0_SUB_BUS_NUMBER_LATENCY 0x0018 3209#define cfgBIFPLR5_0_IO_BASE_LIMIT 0x001c 3210#define cfgBIFPLR5_0_SECONDARY_STATUS 0x001e 3211#define cfgBIFPLR5_0_MEM_BASE_LIMIT 0x0020 3212#define cfgBIFPLR5_0_PREF_BASE_LIMIT 0x0024 3213#define cfgBIFPLR5_0_PREF_BASE_UPPER 0x0028 3214#define cfgBIFPLR5_0_PREF_LIMIT_UPPER 0x002c 3215#define cfgBIFPLR5_0_IO_BASE_LIMIT_HI 0x0030 3216#define cfgBIFPLR5_0_CAP_PTR 0x0034 3217#define cfgBIFPLR5_0_INTERRUPT_LINE 0x003c 3218#define cfgBIFPLR5_0_INTERRUPT_PIN 0x003d 3219#define cfgBIFPLR5_0_IRQ_BRIDGE_CNTL 0x003e 3220#define cfgBIFPLR5_0_EXT_BRIDGE_CNTL 0x0040 3221#define cfgBIFPLR5_0_PMI_CAP_LIST 0x0050 3222#define cfgBIFPLR5_0_PMI_CAP 0x0052 3223#define cfgBIFPLR5_0_PMI_STATUS_CNTL 0x0054 3224#define cfgBIFPLR5_0_PCIE_CAP_LIST 0x0058 3225#define cfgBIFPLR5_0_PCIE_CAP 0x005a 3226#define cfgBIFPLR5_0_DEVICE_CAP 0x005c 3227#define cfgBIFPLR5_0_DEVICE_CNTL 0x0060 3228#define cfgBIFPLR5_0_DEVICE_STATUS 0x0062 3229#define cfgBIFPLR5_0_LINK_CAP 0x0064 3230#define cfgBIFPLR5_0_LINK_CNTL 0x0068 3231#define cfgBIFPLR5_0_LINK_STATUS 0x006a 3232#define cfgBIFPLR5_0_SLOT_CAP 0x006c 3233#define cfgBIFPLR5_0_SLOT_CNTL 0x0070 3234#define cfgBIFPLR5_0_SLOT_STATUS 0x0072 3235#define cfgBIFPLR5_0_ROOT_CNTL 0x0074 3236#define cfgBIFPLR5_0_ROOT_CAP 0x0076 3237#define cfgBIFPLR5_0_ROOT_STATUS 0x0078 3238#define cfgBIFPLR5_0_DEVICE_CAP2 0x007c 3239#define cfgBIFPLR5_0_DEVICE_CNTL2 0x0080 3240#define cfgBIFPLR5_0_DEVICE_STATUS2 0x0082 3241#define cfgBIFPLR5_0_LINK_CAP2 0x0084 3242#define cfgBIFPLR5_0_LINK_CNTL2 0x0088 3243#define cfgBIFPLR5_0_LINK_STATUS2 0x008a 3244#define cfgBIFPLR5_0_SLOT_CAP2 0x008c 3245#define cfgBIFPLR5_0_SLOT_CNTL2 0x0090 3246#define cfgBIFPLR5_0_SLOT_STATUS2 0x0092 3247#define cfgBIFPLR5_0_MSI_CAP_LIST 0x00a0 3248#define cfgBIFPLR5_0_MSI_MSG_CNTL 0x00a2 3249#define cfgBIFPLR5_0_MSI_MSG_ADDR_LO 0x00a4 3250#define cfgBIFPLR5_0_MSI_MSG_ADDR_HI 0x00a8 3251#define cfgBIFPLR5_0_MSI_MSG_DATA 0x00a8 3252#define cfgBIFPLR5_0_MSI_MSG_DATA_64 0x00ac 3253#define cfgBIFPLR5_0_SSID_CAP_LIST 0x00c0 3254#define cfgBIFPLR5_0_SSID_CAP 0x00c4 3255#define cfgBIFPLR5_0_MSI_MAP_CAP_LIST 0x00c8 3256#define cfgBIFPLR5_0_MSI_MAP_CAP 0x00ca 3257#define cfgBIFPLR5_0_MSI_MAP_ADDR_LO 0x00cc 3258#define cfgBIFPLR5_0_MSI_MAP_ADDR_HI 0x00d0 3259#define cfgBIFPLR5_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST 0x0100 3260#define cfgBIFPLR5_0_PCIE_VENDOR_SPECIFIC_HDR 0x0104 3261#define cfgBIFPLR5_0_PCIE_VENDOR_SPECIFIC1 0x0108 3262#define cfgBIFPLR5_0_PCIE_VENDOR_SPECIFIC2 0x010c 3263#define cfgBIFPLR5_0_PCIE_VC_ENH_CAP_LIST 0x0110 3264#define cfgBIFPLR5_0_PCIE_PORT_VC_CAP_REG1 0x0114 3265#define cfgBIFPLR5_0_PCIE_PORT_VC_CAP_REG2 0x0118 3266#define cfgBIFPLR5_0_PCIE_PORT_VC_CNTL 0x011c 3267#define cfgBIFPLR5_0_PCIE_PORT_VC_STATUS 0x011e 3268#define cfgBIFPLR5_0_PCIE_VC0_RESOURCE_CAP 0x0120 3269#define cfgBIFPLR5_0_PCIE_VC0_RESOURCE_CNTL 0x0124 3270#define cfgBIFPLR5_0_PCIE_VC0_RESOURCE_STATUS 0x012a 3271#define cfgBIFPLR5_0_PCIE_VC1_RESOURCE_CAP 0x012c 3272#define cfgBIFPLR5_0_PCIE_VC1_RESOURCE_CNTL 0x0130 3273#define cfgBIFPLR5_0_PCIE_VC1_RESOURCE_STATUS 0x0136 3274#define cfgBIFPLR5_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST 0x0140 3275#define cfgBIFPLR5_0_PCIE_DEV_SERIAL_NUM_DW1 0x0144 3276#define cfgBIFPLR5_0_PCIE_DEV_SERIAL_NUM_DW2 0x0148 3277#define cfgBIFPLR5_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST 0x0150 3278#define cfgBIFPLR5_0_PCIE_UNCORR_ERR_STATUS 0x0154 3279#define cfgBIFPLR5_0_PCIE_UNCORR_ERR_MASK 0x0158 3280#define cfgBIFPLR5_0_PCIE_UNCORR_ERR_SEVERITY 0x015c 3281#define cfgBIFPLR5_0_PCIE_CORR_ERR_STATUS 0x0160 3282#define cfgBIFPLR5_0_PCIE_CORR_ERR_MASK 0x0164 3283#define cfgBIFPLR5_0_PCIE_ADV_ERR_CAP_CNTL 0x0168 3284#define cfgBIFPLR5_0_PCIE_HDR_LOG0 0x016c 3285#define cfgBIFPLR5_0_PCIE_HDR_LOG1 0x0170 3286#define cfgBIFPLR5_0_PCIE_HDR_LOG2 0x0174 3287#define cfgBIFPLR5_0_PCIE_HDR_LOG3 0x0178 3288#define cfgBIFPLR5_0_PCIE_ROOT_ERR_CMD 0x017c 3289#define cfgBIFPLR5_0_PCIE_ROOT_ERR_STATUS 0x0180 3290#define cfgBIFPLR5_0_PCIE_ERR_SRC_ID 0x0184 3291#define cfgBIFPLR5_0_PCIE_TLP_PREFIX_LOG0 0x0188 3292#define cfgBIFPLR5_0_PCIE_TLP_PREFIX_LOG1 0x018c 3293#define cfgBIFPLR5_0_PCIE_TLP_PREFIX_LOG2 0x0190 3294#define cfgBIFPLR5_0_PCIE_TLP_PREFIX_LOG3 0x0194 3295#define cfgBIFPLR5_0_PCIE_SECONDARY_ENH_CAP_LIST 0x0270 3296#define cfgBIFPLR5_0_PCIE_LINK_CNTL3 0x0274 3297#define cfgBIFPLR5_0_PCIE_LANE_ERROR_STATUS 0x0278 3298#define cfgBIFPLR5_0_PCIE_LANE_0_EQUALIZATION_CNTL 0x027c 3299#define cfgBIFPLR5_0_PCIE_LANE_1_EQUALIZATION_CNTL 0x027e 3300#define cfgBIFPLR5_0_PCIE_LANE_2_EQUALIZATION_CNTL 0x0280 3301#define cfgBIFPLR5_0_PCIE_LANE_3_EQUALIZATION_CNTL 0x0282 3302#define cfgBIFPLR5_0_PCIE_LANE_4_EQUALIZATION_CNTL 0x0284 3303#define cfgBIFPLR5_0_PCIE_LANE_5_EQUALIZATION_CNTL 0x0286 3304#define cfgBIFPLR5_0_PCIE_LANE_6_EQUALIZATION_CNTL 0x0288 3305#define cfgBIFPLR5_0_PCIE_LANE_7_EQUALIZATION_CNTL 0x028a 3306#define cfgBIFPLR5_0_PCIE_LANE_8_EQUALIZATION_CNTL 0x028c 3307#define cfgBIFPLR5_0_PCIE_LANE_9_EQUALIZATION_CNTL 0x028e 3308#define cfgBIFPLR5_0_PCIE_LANE_10_EQUALIZATION_CNTL 0x0290 3309#define cfgBIFPLR5_0_PCIE_LANE_11_EQUALIZATION_CNTL 0x0292 3310#define cfgBIFPLR5_0_PCIE_LANE_12_EQUALIZATION_CNTL 0x0294 3311#define cfgBIFPLR5_0_PCIE_LANE_13_EQUALIZATION_CNTL 0x0296 3312#define cfgBIFPLR5_0_PCIE_LANE_14_EQUALIZATION_CNTL 0x0298 3313#define cfgBIFPLR5_0_PCIE_LANE_15_EQUALIZATION_CNTL 0x029a 3314#define cfgBIFPLR5_0_PCIE_ACS_ENH_CAP_LIST 0x02a0 3315#define cfgBIFPLR5_0_PCIE_ACS_CAP 0x02a4 3316#define cfgBIFPLR5_0_PCIE_ACS_CNTL 0x02a6 3317#define cfgBIFPLR5_0_PCIE_MC_ENH_CAP_LIST 0x02f0 3318#define cfgBIFPLR5_0_PCIE_MC_CAP 0x02f4 3319#define cfgBIFPLR5_0_PCIE_MC_CNTL 0x02f6 3320#define cfgBIFPLR5_0_PCIE_MC_ADDR0 0x02f8 3321#define cfgBIFPLR5_0_PCIE_MC_ADDR1 0x02fc 3322#define cfgBIFPLR5_0_PCIE_MC_RCV0 0x0300 3323#define cfgBIFPLR5_0_PCIE_MC_RCV1 0x0304 3324#define cfgBIFPLR5_0_PCIE_MC_BLOCK_ALL0 0x0308 3325#define cfgBIFPLR5_0_PCIE_MC_BLOCK_ALL1 0x030c 3326#define cfgBIFPLR5_0_PCIE_MC_BLOCK_UNTRANSLATED_0 0x0310 3327#define cfgBIFPLR5_0_PCIE_MC_BLOCK_UNTRANSLATED_1 0x0314 3328#define cfgBIFPLR5_0_PCIE_MC_OVERLAY_BAR0 0x0318 3329#define cfgBIFPLR5_0_PCIE_MC_OVERLAY_BAR1 0x031c 3330#define cfgBIFPLR5_0_PCIE_L1_PM_SUB_CAP_LIST 0x0370 3331#define cfgBIFPLR5_0_PCIE_L1_PM_SUB_CAP 0x0374 3332#define cfgBIFPLR5_0_PCIE_L1_PM_SUB_CNTL 0x0378 3333#define cfgBIFPLR5_0_PCIE_L1_PM_SUB_CNTL2 0x037c 3334#define cfgBIFPLR5_0_PCIE_DPC_ENH_CAP_LIST 0x0380 3335#define cfgBIFPLR5_0_PCIE_DPC_CAP_LIST 0x0384 3336#define cfgBIFPLR5_0_PCIE_DPC_CNTL 0x0386 3337#define cfgBIFPLR5_0_PCIE_DPC_STATUS 0x0388 3338#define cfgBIFPLR5_0_PCIE_DPC_ERROR_SOURCE_ID 0x038a 3339#define cfgBIFPLR5_0_PCIE_RP_PIO_STATUS 0x038c 3340#define cfgBIFPLR5_0_PCIE_RP_PIO_MASK 0x0390 3341#define cfgBIFPLR5_0_PCIE_RP_PIO_SEVERITY 0x0394 3342#define cfgBIFPLR5_0_PCIE_RP_PIO_SYSERROR 0x0398 3343#define cfgBIFPLR5_0_PCIE_RP_PIO_EXCEPTION 0x039c 3344#define cfgBIFPLR5_0_PCIE_RP_PIO_HDR_LOG0 0x03a0 3345#define cfgBIFPLR5_0_PCIE_RP_PIO_HDR_LOG1 0x03a4 3346#define cfgBIFPLR5_0_PCIE_RP_PIO_HDR_LOG2 0x03a8 3347#define cfgBIFPLR5_0_PCIE_RP_PIO_HDR_LOG3 0x03ac 3348#define cfgBIFPLR5_0_PCIE_RP_PIO_IMPSPEC_LOG 0x03b0 3349#define cfgBIFPLR5_0_PCIE_RP_PIO_PREFIX_LOG0 0x03b4 3350#define cfgBIFPLR5_0_PCIE_RP_PIO_PREFIX_LOG1 0x03b8 3351#define cfgBIFPLR5_0_PCIE_RP_PIO_PREFIX_LOG2 0x03bc 3352#define cfgBIFPLR5_0_PCIE_RP_PIO_PREFIX_LOG3 0x03c0 3353#define cfgBIFPLR5_0_PCIE_ESM_CAP_LIST 0x03c4 3354#define cfgBIFPLR5_0_PCIE_ESM_HEADER_1 0x03c8 3355#define cfgBIFPLR5_0_PCIE_ESM_HEADER_2 0x03cc 3356#define cfgBIFPLR5_0_PCIE_ESM_STATUS 0x03ce 3357#define cfgBIFPLR5_0_PCIE_ESM_CTRL 0x03d0 3358#define cfgBIFPLR5_0_PCIE_ESM_CAP_1 0x03d4 3359#define cfgBIFPLR5_0_PCIE_ESM_CAP_2 0x03d8 3360#define cfgBIFPLR5_0_PCIE_ESM_CAP_3 0x03dc 3361#define cfgBIFPLR5_0_PCIE_ESM_CAP_4 0x03e0 3362#define cfgBIFPLR5_0_PCIE_ESM_CAP_5 0x03e4 3363#define cfgBIFPLR5_0_PCIE_ESM_CAP_6 0x03e8 3364#define cfgBIFPLR5_0_PCIE_ESM_CAP_7 0x03ec 3365 3366 3367// addressBlock: nbio_pcie0_bifplr6_cfgdecp 3368// base address: 0x0 3369#define cfgBIFPLR6_0_VENDOR_ID 0x0000 3370#define cfgBIFPLR6_0_DEVICE_ID 0x0002 3371#define cfgBIFPLR6_0_COMMAND 0x0004 3372#define cfgBIFPLR6_0_STATUS 0x0006 3373#define cfgBIFPLR6_0_REVISION_ID 0x0008 3374#define cfgBIFPLR6_0_PROG_INTERFACE 0x0009 3375#define cfgBIFPLR6_0_SUB_CLASS 0x000a 3376#define cfgBIFPLR6_0_BASE_CLASS 0x000b 3377#define cfgBIFPLR6_0_CACHE_LINE 0x000c 3378#define cfgBIFPLR6_0_LATENCY 0x000d 3379#define cfgBIFPLR6_0_HEADER 0x000e 3380#define cfgBIFPLR6_0_BIST 0x000f 3381#define cfgBIFPLR6_0_SUB_BUS_NUMBER_LATENCY 0x0018 3382#define cfgBIFPLR6_0_IO_BASE_LIMIT 0x001c 3383#define cfgBIFPLR6_0_SECONDARY_STATUS 0x001e 3384#define cfgBIFPLR6_0_MEM_BASE_LIMIT 0x0020 3385#define cfgBIFPLR6_0_PREF_BASE_LIMIT 0x0024 3386#define cfgBIFPLR6_0_PREF_BASE_UPPER 0x0028 3387#define cfgBIFPLR6_0_PREF_LIMIT_UPPER 0x002c 3388#define cfgBIFPLR6_0_IO_BASE_LIMIT_HI 0x0030 3389#define cfgBIFPLR6_0_CAP_PTR 0x0034 3390#define cfgBIFPLR6_0_INTERRUPT_LINE 0x003c 3391#define cfgBIFPLR6_0_INTERRUPT_PIN 0x003d 3392#define cfgBIFPLR6_0_IRQ_BRIDGE_CNTL 0x003e 3393#define cfgBIFPLR6_0_EXT_BRIDGE_CNTL 0x0040 3394#define cfgBIFPLR6_0_PMI_CAP_LIST 0x0050 3395#define cfgBIFPLR6_0_PMI_CAP 0x0052 3396#define cfgBIFPLR6_0_PMI_STATUS_CNTL 0x0054 3397#define cfgBIFPLR6_0_PCIE_CAP_LIST 0x0058 3398#define cfgBIFPLR6_0_PCIE_CAP 0x005a 3399#define cfgBIFPLR6_0_DEVICE_CAP 0x005c 3400#define cfgBIFPLR6_0_DEVICE_CNTL 0x0060 3401#define cfgBIFPLR6_0_DEVICE_STATUS 0x0062 3402#define cfgBIFPLR6_0_LINK_CAP 0x0064 3403#define cfgBIFPLR6_0_LINK_CNTL 0x0068 3404#define cfgBIFPLR6_0_LINK_STATUS 0x006a 3405#define cfgBIFPLR6_0_SLOT_CAP 0x006c 3406#define cfgBIFPLR6_0_SLOT_CNTL 0x0070 3407#define cfgBIFPLR6_0_SLOT_STATUS 0x0072 3408#define cfgBIFPLR6_0_ROOT_CNTL 0x0074 3409#define cfgBIFPLR6_0_ROOT_CAP 0x0076 3410#define cfgBIFPLR6_0_ROOT_STATUS 0x0078 3411#define cfgBIFPLR6_0_DEVICE_CAP2 0x007c 3412#define cfgBIFPLR6_0_DEVICE_CNTL2 0x0080 3413#define cfgBIFPLR6_0_DEVICE_STATUS2 0x0082 3414#define cfgBIFPLR6_0_LINK_CAP2 0x0084 3415#define cfgBIFPLR6_0_LINK_CNTL2 0x0088 3416#define cfgBIFPLR6_0_LINK_STATUS2 0x008a 3417#define cfgBIFPLR6_0_SLOT_CAP2 0x008c 3418#define cfgBIFPLR6_0_SLOT_CNTL2 0x0090 3419#define cfgBIFPLR6_0_SLOT_STATUS2 0x0092 3420#define cfgBIFPLR6_0_MSI_CAP_LIST 0x00a0 3421#define cfgBIFPLR6_0_MSI_MSG_CNTL 0x00a2 3422#define cfgBIFPLR6_0_MSI_MSG_ADDR_LO 0x00a4 3423#define cfgBIFPLR6_0_MSI_MSG_ADDR_HI 0x00a8 3424#define cfgBIFPLR6_0_MSI_MSG_DATA 0x00a8 3425#define cfgBIFPLR6_0_MSI_MSG_DATA_64 0x00ac 3426#define cfgBIFPLR6_0_SSID_CAP_LIST 0x00c0 3427#define cfgBIFPLR6_0_SSID_CAP 0x00c4 3428#define cfgBIFPLR6_0_MSI_MAP_CAP_LIST 0x00c8 3429#define cfgBIFPLR6_0_MSI_MAP_CAP 0x00ca 3430#define cfgBIFPLR6_0_MSI_MAP_ADDR_LO 0x00cc 3431#define cfgBIFPLR6_0_MSI_MAP_ADDR_HI 0x00d0 3432#define cfgBIFPLR6_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST 0x0100 3433#define cfgBIFPLR6_0_PCIE_VENDOR_SPECIFIC_HDR 0x0104 3434#define cfgBIFPLR6_0_PCIE_VENDOR_SPECIFIC1 0x0108 3435#define cfgBIFPLR6_0_PCIE_VENDOR_SPECIFIC2 0x010c 3436#define cfgBIFPLR6_0_PCIE_VC_ENH_CAP_LIST 0x0110 3437#define cfgBIFPLR6_0_PCIE_PORT_VC_CAP_REG1 0x0114 3438#define cfgBIFPLR6_0_PCIE_PORT_VC_CAP_REG2 0x0118 3439#define cfgBIFPLR6_0_PCIE_PORT_VC_CNTL 0x011c 3440#define cfgBIFPLR6_0_PCIE_PORT_VC_STATUS 0x011e 3441#define cfgBIFPLR6_0_PCIE_VC0_RESOURCE_CAP 0x0120 3442#define cfgBIFPLR6_0_PCIE_VC0_RESOURCE_CNTL 0x0124 3443#define cfgBIFPLR6_0_PCIE_VC0_RESOURCE_STATUS 0x012a 3444#define cfgBIFPLR6_0_PCIE_VC1_RESOURCE_CAP 0x012c 3445#define cfgBIFPLR6_0_PCIE_VC1_RESOURCE_CNTL 0x0130 3446#define cfgBIFPLR6_0_PCIE_VC1_RESOURCE_STATUS 0x0136 3447#define cfgBIFPLR6_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST 0x0140 3448#define cfgBIFPLR6_0_PCIE_DEV_SERIAL_NUM_DW1 0x0144 3449#define cfgBIFPLR6_0_PCIE_DEV_SERIAL_NUM_DW2 0x0148 3450#define cfgBIFPLR6_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST 0x0150 3451#define cfgBIFPLR6_0_PCIE_UNCORR_ERR_STATUS 0x0154 3452#define cfgBIFPLR6_0_PCIE_UNCORR_ERR_MASK 0x0158 3453#define cfgBIFPLR6_0_PCIE_UNCORR_ERR_SEVERITY 0x015c 3454#define cfgBIFPLR6_0_PCIE_CORR_ERR_STATUS 0x0160 3455#define cfgBIFPLR6_0_PCIE_CORR_ERR_MASK 0x0164 3456#define cfgBIFPLR6_0_PCIE_ADV_ERR_CAP_CNTL 0x0168 3457#define cfgBIFPLR6_0_PCIE_HDR_LOG0 0x016c 3458#define cfgBIFPLR6_0_PCIE_HDR_LOG1 0x0170 3459#define cfgBIFPLR6_0_PCIE_HDR_LOG2 0x0174 3460#define cfgBIFPLR6_0_PCIE_HDR_LOG3 0x0178 3461#define cfgBIFPLR6_0_PCIE_ROOT_ERR_CMD 0x017c 3462#define cfgBIFPLR6_0_PCIE_ROOT_ERR_STATUS 0x0180 3463#define cfgBIFPLR6_0_PCIE_ERR_SRC_ID 0x0184 3464#define cfgBIFPLR6_0_PCIE_TLP_PREFIX_LOG0 0x0188 3465#define cfgBIFPLR6_0_PCIE_TLP_PREFIX_LOG1 0x018c 3466#define cfgBIFPLR6_0_PCIE_TLP_PREFIX_LOG2 0x0190 3467#define cfgBIFPLR6_0_PCIE_TLP_PREFIX_LOG3 0x0194 3468#define cfgBIFPLR6_0_PCIE_SECONDARY_ENH_CAP_LIST 0x0270 3469#define cfgBIFPLR6_0_PCIE_LINK_CNTL3 0x0274 3470#define cfgBIFPLR6_0_PCIE_LANE_ERROR_STATUS 0x0278 3471#define cfgBIFPLR6_0_PCIE_LANE_0_EQUALIZATION_CNTL 0x027c 3472#define cfgBIFPLR6_0_PCIE_LANE_1_EQUALIZATION_CNTL 0x027e 3473#define cfgBIFPLR6_0_PCIE_LANE_2_EQUALIZATION_CNTL 0x0280 3474#define cfgBIFPLR6_0_PCIE_LANE_3_EQUALIZATION_CNTL 0x0282 3475#define cfgBIFPLR6_0_PCIE_LANE_4_EQUALIZATION_CNTL 0x0284 3476#define cfgBIFPLR6_0_PCIE_LANE_5_EQUALIZATION_CNTL 0x0286 3477#define cfgBIFPLR6_0_PCIE_LANE_6_EQUALIZATION_CNTL 0x0288 3478#define cfgBIFPLR6_0_PCIE_LANE_7_EQUALIZATION_CNTL 0x028a 3479#define cfgBIFPLR6_0_PCIE_LANE_8_EQUALIZATION_CNTL 0x028c 3480#define cfgBIFPLR6_0_PCIE_LANE_9_EQUALIZATION_CNTL 0x028e 3481#define cfgBIFPLR6_0_PCIE_LANE_10_EQUALIZATION_CNTL 0x0290 3482#define cfgBIFPLR6_0_PCIE_LANE_11_EQUALIZATION_CNTL 0x0292 3483#define cfgBIFPLR6_0_PCIE_LANE_12_EQUALIZATION_CNTL 0x0294 3484#define cfgBIFPLR6_0_PCIE_LANE_13_EQUALIZATION_CNTL 0x0296 3485#define cfgBIFPLR6_0_PCIE_LANE_14_EQUALIZATION_CNTL 0x0298 3486#define cfgBIFPLR6_0_PCIE_LANE_15_EQUALIZATION_CNTL 0x029a 3487#define cfgBIFPLR6_0_PCIE_ACS_ENH_CAP_LIST 0x02a0 3488#define cfgBIFPLR6_0_PCIE_ACS_CAP 0x02a4 3489#define cfgBIFPLR6_0_PCIE_ACS_CNTL 0x02a6 3490#define cfgBIFPLR6_0_PCIE_MC_ENH_CAP_LIST 0x02f0 3491#define cfgBIFPLR6_0_PCIE_MC_CAP 0x02f4 3492#define cfgBIFPLR6_0_PCIE_MC_CNTL 0x02f6 3493#define cfgBIFPLR6_0_PCIE_MC_ADDR0 0x02f8 3494#define cfgBIFPLR6_0_PCIE_MC_ADDR1 0x02fc 3495#define cfgBIFPLR6_0_PCIE_MC_RCV0 0x0300 3496#define cfgBIFPLR6_0_PCIE_MC_RCV1 0x0304 3497#define cfgBIFPLR6_0_PCIE_MC_BLOCK_ALL0 0x0308 3498#define cfgBIFPLR6_0_PCIE_MC_BLOCK_ALL1 0x030c 3499#define cfgBIFPLR6_0_PCIE_MC_BLOCK_UNTRANSLATED_0 0x0310 3500#define cfgBIFPLR6_0_PCIE_MC_BLOCK_UNTRANSLATED_1 0x0314 3501#define cfgBIFPLR6_0_PCIE_MC_OVERLAY_BAR0 0x0318 3502#define cfgBIFPLR6_0_PCIE_MC_OVERLAY_BAR1 0x031c 3503#define cfgBIFPLR6_0_PCIE_L1_PM_SUB_CAP_LIST 0x0370 3504#define cfgBIFPLR6_0_PCIE_L1_PM_SUB_CAP 0x0374 3505#define cfgBIFPLR6_0_PCIE_L1_PM_SUB_CNTL 0x0378 3506#define cfgBIFPLR6_0_PCIE_L1_PM_SUB_CNTL2 0x037c 3507#define cfgBIFPLR6_0_PCIE_DPC_ENH_CAP_LIST 0x0380 3508#define cfgBIFPLR6_0_PCIE_DPC_CAP_LIST 0x0384 3509#define cfgBIFPLR6_0_PCIE_DPC_CNTL 0x0386 3510#define cfgBIFPLR6_0_PCIE_DPC_STATUS 0x0388 3511#define cfgBIFPLR6_0_PCIE_DPC_ERROR_SOURCE_ID 0x038a 3512#define cfgBIFPLR6_0_PCIE_RP_PIO_STATUS 0x038c 3513#define cfgBIFPLR6_0_PCIE_RP_PIO_MASK 0x0390 3514#define cfgBIFPLR6_0_PCIE_RP_PIO_SEVERITY 0x0394 3515#define cfgBIFPLR6_0_PCIE_RP_PIO_SYSERROR 0x0398 3516#define cfgBIFPLR6_0_PCIE_RP_PIO_EXCEPTION 0x039c 3517#define cfgBIFPLR6_0_PCIE_RP_PIO_HDR_LOG0 0x03a0 3518#define cfgBIFPLR6_0_PCIE_RP_PIO_HDR_LOG1 0x03a4 3519#define cfgBIFPLR6_0_PCIE_RP_PIO_HDR_LOG2 0x03a8 3520#define cfgBIFPLR6_0_PCIE_RP_PIO_HDR_LOG3 0x03ac 3521#define cfgBIFPLR6_0_PCIE_RP_PIO_IMPSPEC_LOG 0x03b0 3522#define cfgBIFPLR6_0_PCIE_RP_PIO_PREFIX_LOG0 0x03b4 3523#define cfgBIFPLR6_0_PCIE_RP_PIO_PREFIX_LOG1 0x03b8 3524#define cfgBIFPLR6_0_PCIE_RP_PIO_PREFIX_LOG2 0x03bc 3525#define cfgBIFPLR6_0_PCIE_RP_PIO_PREFIX_LOG3 0x03c0 3526#define cfgBIFPLR6_0_PCIE_ESM_CAP_LIST 0x03c4 3527#define cfgBIFPLR6_0_PCIE_ESM_HEADER_1 0x03c8 3528#define cfgBIFPLR6_0_PCIE_ESM_HEADER_2 0x03cc 3529#define cfgBIFPLR6_0_PCIE_ESM_STATUS 0x03ce 3530#define cfgBIFPLR6_0_PCIE_ESM_CTRL 0x03d0 3531#define cfgBIFPLR6_0_PCIE_ESM_CAP_1 0x03d4 3532#define cfgBIFPLR6_0_PCIE_ESM_CAP_2 0x03d8 3533#define cfgBIFPLR6_0_PCIE_ESM_CAP_3 0x03dc 3534#define cfgBIFPLR6_0_PCIE_ESM_CAP_4 0x03e0 3535#define cfgBIFPLR6_0_PCIE_ESM_CAP_5 0x03e4 3536#define cfgBIFPLR6_0_PCIE_ESM_CAP_6 0x03e8 3537#define cfgBIFPLR6_0_PCIE_ESM_CAP_7 0x03ec 3538 3539 3540// addressBlock: nbio_dbgu0_dbgudec 3541// base address: 0x700 3542#define mmport_a_addr 0x01ac 3543#define mmport_a_addr_BASE_IDX 1 3544#define mmport_a_data_lo 0x01ad 3545#define mmport_a_data_lo_BASE_IDX 1 3546#define mmport_a_data_hi 0x01ae 3547#define mmport_a_data_hi_BASE_IDX 1 3548#define mmport_b_addr 0x01af 3549#define mmport_b_addr_BASE_IDX 1 3550#define mmport_b_data_lo 0x01b0 3551#define mmport_b_data_lo_BASE_IDX 1 3552#define mmport_b_data_hi 0x01b1 3553#define mmport_b_data_hi_BASE_IDX 1 3554#define mmport_c_addr 0x01b2 3555#define mmport_c_addr_BASE_IDX 1 3556#define mmport_c_data_lo 0x01b3 3557#define mmport_c_data_lo_BASE_IDX 1 3558#define mmport_c_data_hi 0x01b4 3559#define mmport_c_data_hi_BASE_IDX 1 3560#define mmport_d_addr 0x01b5 3561#define mmport_d_addr_BASE_IDX 1 3562#define mmport_d_data_lo 0x01b6 3563#define mmport_d_data_lo_BASE_IDX 1 3564#define mmport_d_data_hi 0x01b7 3565#define mmport_d_data_hi_BASE_IDX 1 3566 3567 3568// addressBlock: nbio_iohub_iommu_l2mmio_l2mmiocfg 3569// base address: 0x0 3570#define mmIOMMU_MMIO_DEVTBL_BASE_0 0x0000 3571#define mmIOMMU_MMIO_DEVTBL_BASE_0_BASE_IDX 0 3572#define mmIOMMU_MMIO_DEVTBL_BASE_1 0x0001 3573#define mmIOMMU_MMIO_DEVTBL_BASE_1_BASE_IDX 0 3574#define mmIOMMU_MMIO_CMD_BASE_0 0x0002 3575#define mmIOMMU_MMIO_CMD_BASE_0_BASE_IDX 0 3576#define mmIOMMU_MMIO_CMD_BASE_1 0x0003 3577#define mmIOMMU_MMIO_CMD_BASE_1_BASE_IDX 0 3578#define mmIOMMU_MMIO_EVENT_BASE_0 0x0004 3579#define mmIOMMU_MMIO_EVENT_BASE_0_BASE_IDX 0 3580#define mmIOMMU_MMIO_EVENT_BASE_1 0x0005 3581#define mmIOMMU_MMIO_EVENT_BASE_1_BASE_IDX 0 3582#define mmIOMMU_MMIO_CNTRL_0 0x0006 3583#define mmIOMMU_MMIO_CNTRL_0_BASE_IDX 0 3584#define mmIOMMU_MMIO_CNTRL_1 0x0007 3585#define mmIOMMU_MMIO_CNTRL_1_BASE_IDX 0 3586#define mmIOMMU_MMIO_EXCL_BASE_0 0x0008 3587#define mmIOMMU_MMIO_EXCL_BASE_0_BASE_IDX 0 3588#define mmIOMMU_MMIO_EXCL_BASE_1 0x0009 3589#define mmIOMMU_MMIO_EXCL_BASE_1_BASE_IDX 0 3590#define mmIOMMU_MMIO_EXCL_LIM_0 0x000a 3591#define mmIOMMU_MMIO_EXCL_LIM_0_BASE_IDX 0 3592#define mmIOMMU_MMIO_EXCL_LIM_1 0x000b 3593#define mmIOMMU_MMIO_EXCL_LIM_1_BASE_IDX 0 3594#define mmIOMMU_MMIO_EFR_0 0x000c 3595#define mmIOMMU_MMIO_EFR_0_BASE_IDX 0 3596#define mmIOMMU_MMIO_EFR_1 0x000d 3597#define mmIOMMU_MMIO_EFR_1_BASE_IDX 0 3598#define mmIOMMU_MMIO_PPR_BASE_0 0x000e 3599#define mmIOMMU_MMIO_PPR_BASE_0_BASE_IDX 0 3600#define mmIOMMU_MMIO_PPR_BASE_1 0x000f 3601#define mmIOMMU_MMIO_PPR_BASE_1_BASE_IDX 0 3602#define mmIOMMU_MMIO_HW_ERR_UPPER_0 0x0010 3603#define mmIOMMU_MMIO_HW_ERR_UPPER_0_BASE_IDX 0 3604#define mmIOMMU_MMIO_HW_ERR_UPPER_1 0x0011 3605#define mmIOMMU_MMIO_HW_ERR_UPPER_1_BASE_IDX 0 3606#define mmIOMMU_MMIO_HW_ERR_LOWER_0 0x0012 3607#define mmIOMMU_MMIO_HW_ERR_LOWER_0_BASE_IDX 0 3608#define mmIOMMU_MMIO_HW_ERR_LOWER_1 0x0013 3609#define mmIOMMU_MMIO_HW_ERR_LOWER_1_BASE_IDX 0 3610#define mmIOMMU_MMIO_HW_ERR_STATUS_0 0x0000 3611#define mmIOMMU_MMIO_HW_ERR_STATUS_0_BASE_IDX 1 3612#define mmIOMMU_MMIO_HW_ERR_STATUS_1 0x0001 3613#define mmIOMMU_MMIO_HW_ERR_STATUS_1_BASE_IDX 1 3614#define mmSMI_FILTER_REGISTER_0_0 0x0004 3615#define mmSMI_FILTER_REGISTER_0_0_BASE_IDX 1 3616#define mmSMI_FILTER_REGISTER_0_1 0x0005 3617#define mmSMI_FILTER_REGISTER_0_1_BASE_IDX 1 3618#define mmSMI_FILTER_REGISTER_1_0 0x0006 3619#define mmSMI_FILTER_REGISTER_1_0_BASE_IDX 1 3620#define mmSMI_FILTER_REGISTER_1_1 0x0007 3621#define mmSMI_FILTER_REGISTER_1_1_BASE_IDX 1 3622#define mmSMI_FILTER_REGISTER_2_0 0x0008 3623#define mmSMI_FILTER_REGISTER_2_0_BASE_IDX 1 3624#define mmSMI_FILTER_REGISTER_2_1 0x0009 3625#define mmSMI_FILTER_REGISTER_2_1_BASE_IDX 1 3626#define mmSMI_FILTER_REGISTER_3_0 0x000a 3627#define mmSMI_FILTER_REGISTER_3_0_BASE_IDX 1 3628#define mmSMI_FILTER_REGISTER_3_1 0x000b 3629#define mmSMI_FILTER_REGISTER_3_1_BASE_IDX 1 3630#define mmIOMMU_MMIO_GA_LOG_BASE_0 0x0024 3631#define mmIOMMU_MMIO_GA_LOG_BASE_0_BASE_IDX 1 3632#define mmIOMMU_MMIO_GA_LOG_BASE_1 0x0025 3633#define mmIOMMU_MMIO_GA_LOG_BASE_1_BASE_IDX 1 3634#define mmIOMMU_MMIO_GA_LOG_TAILPTR_ADDR_0 0x0026 3635#define mmIOMMU_MMIO_GA_LOG_TAILPTR_ADDR_0_BASE_IDX 1 3636#define mmIOMMU_MMIO_GA_LOG_TAILPTR_ADDR_1 0x0027 3637#define mmIOMMU_MMIO_GA_LOG_TAILPTR_ADDR_1_BASE_IDX 1 3638#define mmIOMMU_MMIO_PPR_B_BASE_0 0x0028 3639#define mmIOMMU_MMIO_PPR_B_BASE_0_BASE_IDX 1 3640#define mmIOMMU_MMIO_PPR_B_BASE_1 0x0029 3641#define mmIOMMU_MMIO_PPR_B_BASE_1_BASE_IDX 1 3642#define mmIOMMU_MMIO_EVENT_B_BASE_0 0x002a 3643#define mmIOMMU_MMIO_EVENT_B_BASE_0_BASE_IDX 1 3644#define mmIOMMU_MMIO_EVENT_B_BASE_1 0x002b 3645#define mmIOMMU_MMIO_EVENT_B_BASE_1_BASE_IDX 1 3646#define mmIOMMU_MMIO_DEVTBL_1_BASE_0 0x002c 3647#define mmIOMMU_MMIO_DEVTBL_1_BASE_0_BASE_IDX 1 3648#define mmIOMMU_MMIO_DEVTBL_1_BASE_1 0x002d 3649#define mmIOMMU_MMIO_DEVTBL_1_BASE_1_BASE_IDX 1 3650#define mmIOMMU_MMIO_DEVTBL_2_BASE_0 0x002e 3651#define mmIOMMU_MMIO_DEVTBL_2_BASE_0_BASE_IDX 1 3652#define mmIOMMU_MMIO_DEVTBL_2_BASE_1 0x002f 3653#define mmIOMMU_MMIO_DEVTBL_2_BASE_1_BASE_IDX 1 3654#define mmIOMMU_MMIO_DEVTBL_3_BASE_0 0x0030 3655#define mmIOMMU_MMIO_DEVTBL_3_BASE_0_BASE_IDX 1 3656#define mmIOMMU_MMIO_DEVTBL_3_BASE_1 0x0031 3657#define mmIOMMU_MMIO_DEVTBL_3_BASE_1_BASE_IDX 1 3658#define mmIOMMU_MMIO_DEVTBL_4_BASE_0 0x0032 3659#define mmIOMMU_MMIO_DEVTBL_4_BASE_0_BASE_IDX 1 3660#define mmIOMMU_MMIO_DEVTBL_4_BASE_1 0x0033 3661#define mmIOMMU_MMIO_DEVTBL_4_BASE_1_BASE_IDX 1 3662#define mmIOMMU_MMIO_DEVTBL_5_BASE_0 0x0034 3663#define mmIOMMU_MMIO_DEVTBL_5_BASE_0_BASE_IDX 1 3664#define mmIOMMU_MMIO_DEVTBL_5_BASE_1 0x0035 3665#define mmIOMMU_MMIO_DEVTBL_5_BASE_1_BASE_IDX 1 3666#define mmIOMMU_MMIO_DEVTBL_6_BASE_0 0x0036 3667#define mmIOMMU_MMIO_DEVTBL_6_BASE_0_BASE_IDX 1 3668#define mmIOMMU_MMIO_DEVTBL_6_BASE_1 0x0037 3669#define mmIOMMU_MMIO_DEVTBL_6_BASE_1_BASE_IDX 1 3670#define mmIOMMU_MMIO_DEVTBL_7_BASE_0 0x0038 3671#define mmIOMMU_MMIO_DEVTBL_7_BASE_0_BASE_IDX 1 3672#define mmIOMMU_MMIO_DEVTBL_7_BASE_1 0x0039 3673#define mmIOMMU_MMIO_DEVTBL_7_BASE_1_BASE_IDX 1 3674#define mmIOMMU_MMIO_DSFX 0x003a 3675#define mmIOMMU_MMIO_DSFX_BASE_IDX 1 3676#define mmIOMMU_MMIO_DSCX 0x003c 3677#define mmIOMMU_MMIO_DSCX_BASE_IDX 1 3678#define mmIOMMU_MMIO_DSSX 0x003e 3679#define mmIOMMU_MMIO_DSSX_BASE_IDX 1 3680#define mmIOMMU_MMIO_CAP_MISC 0x0040 3681#define mmIOMMU_MMIO_CAP_MISC_BASE_IDX 1 3682#define mmIOMMU_MMIO_CAP_MISC_1 0x0041 3683#define mmIOMMU_MMIO_CAP_MISC_1_BASE_IDX 1 3684#define mmIOMMU_MMIO_MSI_CAP 0x0042 3685#define mmIOMMU_MMIO_MSI_CAP_BASE_IDX 1 3686#define mmIOMMU_MMIO_MSI_ADDR_LO 0x0043 3687#define mmIOMMU_MMIO_MSI_ADDR_LO_BASE_IDX 1 3688#define mmIOMMU_MMIO_MSI_ADDR_HI 0x0044 3689#define mmIOMMU_MMIO_MSI_ADDR_HI_BASE_IDX 1 3690#define mmIOMMU_MMIO_MSI_DATA 0x0045 3691#define mmIOMMU_MMIO_MSI_DATA_BASE_IDX 1 3692#define mmIOMMU_MMIO_MSI_MAPPING_CAP 0x0046 3693#define mmIOMMU_MMIO_MSI_MAPPING_CAP_BASE_IDX 1 3694#define mmIOMMU_MMIO_CONTROL_W 0x0047 3695#define mmIOMMU_MMIO_CONTROL_W_BASE_IDX 1 3696#define mmIOMMU_MARC_BASE_LO_0 0x006c 3697#define mmIOMMU_MARC_BASE_LO_0_BASE_IDX 1 3698#define mmIOMMU_MARC_BASE_HI_0 0x006d 3699#define mmIOMMU_MARC_BASE_HI_0_BASE_IDX 1 3700#define mmIOMMU_MARC_RELOC_LO_0 0x006e 3701#define mmIOMMU_MARC_RELOC_LO_0_BASE_IDX 1 3702#define mmIOMMU_MARC_RELOC_HI_0 0x006f 3703#define mmIOMMU_MARC_RELOC_HI_0_BASE_IDX 1 3704#define mmIOMMU_MARC_LEN_LO_0 0x0070 3705#define mmIOMMU_MARC_LEN_LO_0_BASE_IDX 1 3706#define mmIOMMU_MARC_LEN_HI_0 0x0071 3707#define mmIOMMU_MARC_LEN_HI_0_BASE_IDX 1 3708#define mmIOMMU_MARC_BASE_LO_1 0x0072 3709#define mmIOMMU_MARC_BASE_LO_1_BASE_IDX 1 3710#define mmIOMMU_MARC_BASE_HI_1 0x0073 3711#define mmIOMMU_MARC_BASE_HI_1_BASE_IDX 1 3712#define mmIOMMU_MARC_RELOC_LO_1 0x0074 3713#define mmIOMMU_MARC_RELOC_LO_1_BASE_IDX 1 3714#define mmIOMMU_MARC_RELOC_HI_1 0x0075 3715#define mmIOMMU_MARC_RELOC_HI_1_BASE_IDX 1 3716#define mmIOMMU_MARC_LEN_LO_1 0x0076 3717#define mmIOMMU_MARC_LEN_LO_1_BASE_IDX 1 3718#define mmIOMMU_MARC_LEN_HI_1 0x0077 3719#define mmIOMMU_MARC_LEN_HI_1_BASE_IDX 1 3720#define mmIOMMU_MARC_BASE_LO_2 0x0078 3721#define mmIOMMU_MARC_BASE_LO_2_BASE_IDX 1 3722#define mmIOMMU_MARC_BASE_HI_2 0x0079 3723#define mmIOMMU_MARC_BASE_HI_2_BASE_IDX 1 3724#define mmIOMMU_MARC_RELOC_LO_2 0x007a 3725#define mmIOMMU_MARC_RELOC_LO_2_BASE_IDX 1 3726#define mmIOMMU_MARC_RELOC_HI_2 0x007b 3727#define mmIOMMU_MARC_RELOC_HI_2_BASE_IDX 1 3728#define mmIOMMU_MARC_LEN_LO_2 0x007c 3729#define mmIOMMU_MARC_LEN_LO_2_BASE_IDX 1 3730#define mmIOMMU_MARC_LEN_HI_2 0x007d 3731#define mmIOMMU_MARC_LEN_HI_2_BASE_IDX 1 3732#define mmIOMMU_MARC_BASE_LO_3 0x007e 3733#define mmIOMMU_MARC_BASE_LO_3_BASE_IDX 1 3734#define mmIOMMU_MARC_BASE_HI_3 0x007f 3735#define mmIOMMU_MARC_BASE_HI_3_BASE_IDX 1 3736#define mmIOMMU_MARC_RELOC_LO_3 0x0080 3737#define mmIOMMU_MARC_RELOC_LO_3_BASE_IDX 1 3738#define mmIOMMU_MARC_RELOC_HI_3 0x0081 3739#define mmIOMMU_MARC_RELOC_HI_3_BASE_IDX 1 3740#define mmIOMMU_MARC_LEN_LO_3 0x0082 3741#define mmIOMMU_MARC_LEN_LO_3_BASE_IDX 1 3742#define mmIOMMU_MARC_LEN_HI_3 0x0083 3743#define mmIOMMU_MARC_LEN_HI_3_BASE_IDX 1 3744#define mmIOMMU_MMIO_CMD_BUF_HDPTR_0 0x07ec 3745#define mmIOMMU_MMIO_CMD_BUF_HDPTR_0_BASE_IDX 1 3746#define mmIOMMU_MMIO_CMD_BUF_HDPTR_1 0x07ed 3747#define mmIOMMU_MMIO_CMD_BUF_HDPTR_1_BASE_IDX 1 3748#define mmIOMMU_MMIO_CMD_BUF_TAILPTR_0 0x07ee 3749#define mmIOMMU_MMIO_CMD_BUF_TAILPTR_0_BASE_IDX 1 3750#define mmIOMMU_MMIO_CMD_BUF_TAILPTR_1 0x07ef 3751#define mmIOMMU_MMIO_CMD_BUF_TAILPTR_1_BASE_IDX 1 3752#define mmIOMMU_MMIO_EVENT_BUF_HDPTR_0 0x07f0 3753#define mmIOMMU_MMIO_EVENT_BUF_HDPTR_0_BASE_IDX 1 3754#define mmIOMMU_MMIO_EVENT_BUF_HDPTR_1 0x07f1 3755#define mmIOMMU_MMIO_EVENT_BUF_HDPTR_1_BASE_IDX 1 3756#define mmIOMMU_MMIO_EVENT_BUF_TAILPTR_0 0x07f2 3757#define mmIOMMU_MMIO_EVENT_BUF_TAILPTR_0_BASE_IDX 1 3758#define mmIOMMU_MMIO_EVENT_BUF_TAILPTR_1 0x07f3 3759#define mmIOMMU_MMIO_EVENT_BUF_TAILPTR_1_BASE_IDX 1 3760#define mmIOMMU_MMIO_STATUS_0 0x07f4 3761#define mmIOMMU_MMIO_STATUS_0_BASE_IDX 1 3762#define mmIOMMU_MMIO_STATUS_1 0x07f5 3763#define mmIOMMU_MMIO_STATUS_1_BASE_IDX 1 3764#define mmIOMMU_MMIO_PPR_BUF_HDPTR_0 0x07f8 3765#define mmIOMMU_MMIO_PPR_BUF_HDPTR_0_BASE_IDX 1 3766#define mmIOMMU_MMIO_PPR_BUF_HDPTR_1 0x07f9 3767#define mmIOMMU_MMIO_PPR_BUF_HDPTR_1_BASE_IDX 1 3768#define mmIOMMU_MMIO_PPR_BUF_TAILPTR_0 0x07fa 3769#define mmIOMMU_MMIO_PPR_BUF_TAILPTR_0_BASE_IDX 1 3770#define mmIOMMU_MMIO_PPR_BUF_TAILPTR_1 0x07fb 3771#define mmIOMMU_MMIO_PPR_BUF_TAILPTR_1_BASE_IDX 1 3772#define mmIOMMU_MMIO_GA_BUF_HDPTR_0 0x07fc 3773#define mmIOMMU_MMIO_GA_BUF_HDPTR_0_BASE_IDX 1 3774#define mmIOMMU_MMIO_GA_BUF_HDPTR_1 0x07fd 3775#define mmIOMMU_MMIO_GA_BUF_HDPTR_1_BASE_IDX 1 3776#define mmIOMMU_MMIO_GA_BUF_TAILPTR_0 0x07fe 3777#define mmIOMMU_MMIO_GA_BUF_TAILPTR_0_BASE_IDX 1 3778#define mmIOMMU_MMIO_GA_BUF_TAILPTR_1 0x07ff 3779#define mmIOMMU_MMIO_GA_BUF_TAILPTR_1_BASE_IDX 1 3780#define mmIOMMU_MMIO_PPR_B_BUF_HDPTR_0 0x0800 3781#define mmIOMMU_MMIO_PPR_B_BUF_HDPTR_0_BASE_IDX 1 3782#define mmIOMMU_MMIO_PPR_B_BUF_HDPTR_1 0x0801 3783#define mmIOMMU_MMIO_PPR_B_BUF_HDPTR_1_BASE_IDX 1 3784#define mmIOMMU_MMIO_PPR_B_BUF_TAILPTR_0 0x0802 3785#define mmIOMMU_MMIO_PPR_B_BUF_TAILPTR_0_BASE_IDX 1 3786#define mmIOMMU_MMIO_PPR_B_BUF_TAILPTR_1 0x0803 3787#define mmIOMMU_MMIO_PPR_B_BUF_TAILPTR_1_BASE_IDX 1 3788#define mmIOMMU_MMIO_EVENT_B_BUF_HDPTR_0 0x0808 3789#define mmIOMMU_MMIO_EVENT_B_BUF_HDPTR_0_BASE_IDX 1 3790#define mmIOMMU_MMIO_EVENT_B_BUF_HDPTR_1 0x0809 3791#define mmIOMMU_MMIO_EVENT_B_BUF_HDPTR_1_BASE_IDX 1 3792#define mmIOMMU_MMIO_EVENT_B_BUF_TAILPTR_0 0x080a 3793#define mmIOMMU_MMIO_EVENT_B_BUF_TAILPTR_0_BASE_IDX 1 3794#define mmIOMMU_MMIO_EVENT_B_BUF_TAILPTR_1 0x080b 3795#define mmIOMMU_MMIO_EVENT_B_BUF_TAILPTR_1_BASE_IDX 1 3796#define mmIOMMU_MMIO_PPR_AUTORESP_0 0x080c 3797#define mmIOMMU_MMIO_PPR_AUTORESP_0_BASE_IDX 1 3798#define mmIOMMU_MMIO_PPR_OVERFLOW_EARLY_0 0x080e 3799#define mmIOMMU_MMIO_PPR_OVERFLOW_EARLY_0_BASE_IDX 1 3800#define mmIOMMU_MMIO_PPR_B_OVERFLOW_EARLY_0 0x0810 3801#define mmIOMMU_MMIO_PPR_B_OVERFLOW_EARLY_0_BASE_IDX 1 3802#define mmIOMMU_MMIO_COUNTER_CONFIG_0 0x02e0 3803#define mmIOMMU_MMIO_COUNTER_CONFIG_0_BASE_IDX 2 3804#define mmIOMMU_MMIO_COUNTER_CONFIG_1 0x02e1 3805#define mmIOMMU_MMIO_COUNTER_CONFIG_1_BASE_IDX 2 3806#define mmIOMMU_MMIO_COUNTER_PASID_BANK_LOCK_0 0x02e2 3807#define mmIOMMU_MMIO_COUNTER_PASID_BANK_LOCK_0_BASE_IDX 2 3808#define mmIOMMU_MMIO_COUNTER_PASID_BANK_LOCK_1 0x02e3 3809#define mmIOMMU_MMIO_COUNTER_PASID_BANK_LOCK_1_BASE_IDX 2 3810#define mmIOMMU_MMIO_COUNTER_DOMAIN_BANK_LOCK_0 0x02e4 3811#define mmIOMMU_MMIO_COUNTER_DOMAIN_BANK_LOCK_0_BASE_IDX 2 3812#define mmIOMMU_MMIO_COUNTER_DOMAIN_BANK_LOCK_1 0x02e5 3813#define mmIOMMU_MMIO_COUNTER_DOMAIN_BANK_LOCK_1_BASE_IDX 2 3814#define mmIOMMU_MMIO_COUNTER_DEVID_BANK_LOCK_0 0x02e6 3815#define mmIOMMU_MMIO_COUNTER_DEVID_BANK_LOCK_0_BASE_IDX 2 3816#define mmIOMMU_MMIO_COUNTER_DEVID_BANK_LOCK_1 0x02e7 3817#define mmIOMMU_MMIO_COUNTER_DEVID_BANK_LOCK_1_BASE_IDX 2 3818#define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_0_0 0xf2e0 3819#define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_0_0_BASE_IDX 2 3820#define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_0_1 0xf2e1 3821#define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_0_1_BASE_IDX 2 3822#define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_0_0 0xf2e2 3823#define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_0_0_BASE_IDX 2 3824#define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_0_1 0xf2e3 3825#define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_0_1_BASE_IDX 2 3826#define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_0_0 0xf2e4 3827#define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_0_0_BASE_IDX 2 3828#define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_0_1 0xf2e5 3829#define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_0_1_BASE_IDX 2 3830#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_0_0 0xf2e6 3831#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_0_0_BASE_IDX 2 3832#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_0_1 0xf2e7 3833#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_0_1_BASE_IDX 2 3834#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_0_0 0xf2e8 3835#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_0_0_BASE_IDX 2 3836#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_0_1 0xf2e9 3837#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_0_1_BASE_IDX 2 3838#define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_0_0 0xf2ea 3839#define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_0_0_BASE_IDX 2 3840#define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_0_1 0xf2eb 3841#define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_0_1_BASE_IDX 2 3842#define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_1_0 0xf320 3843#define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_1_0_BASE_IDX 2 3844#define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_1_1 0xf321 3845#define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_1_1_BASE_IDX 2 3846#define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_1_0 0xf322 3847#define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_1_0_BASE_IDX 2 3848#define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_1_1 0xf323 3849#define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_1_1_BASE_IDX 2 3850#define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_1_0 0xf324 3851#define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_1_0_BASE_IDX 2 3852#define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_1_1 0xf325 3853#define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_1_1_BASE_IDX 2 3854#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_1_0 0xf326 3855#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_1_0_BASE_IDX 2 3856#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_1_1 0xf327 3857#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_1_1_BASE_IDX 2 3858#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_1_0 0xf328 3859#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_1_0_BASE_IDX 2 3860#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_1_1 0xf329 3861#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_1_1_BASE_IDX 2 3862#define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_1_0 0xf32a 3863#define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_1_0_BASE_IDX 2 3864#define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_1_1 0xf32b 3865#define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_1_1_BASE_IDX 2 3866#define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_2_0 0xf360 3867#define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_2_0_BASE_IDX 2 3868#define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_2_1 0xf361 3869#define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_2_1_BASE_IDX 2 3870#define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_2_0 0xf362 3871#define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_2_0_BASE_IDX 2 3872#define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_2_1 0xf363 3873#define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_2_1_BASE_IDX 2 3874#define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_2_0 0xf364 3875#define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_2_0_BASE_IDX 2 3876#define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_2_1 0xf365 3877#define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_2_1_BASE_IDX 2 3878#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_2_0 0xf366 3879#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_2_0_BASE_IDX 2 3880#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_2_1 0xf367 3881#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_2_1_BASE_IDX 2 3882#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_2_0 0xf368 3883#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_2_0_BASE_IDX 2 3884#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_2_1 0xf369 3885#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_2_1_BASE_IDX 2 3886#define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_2_0 0xf36a 3887#define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_2_0_BASE_IDX 2 3888#define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_2_1 0xf36b 3889#define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_2_1_BASE_IDX 2 3890#define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_3_0 0xf3a0 3891#define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_3_0_BASE_IDX 2 3892#define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_3_1 0xf3a1 3893#define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_3_1_BASE_IDX 2 3894#define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_3_0 0xf3a2 3895#define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_3_0_BASE_IDX 2 3896#define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_3_1 0xf3a3 3897#define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_3_1_BASE_IDX 2 3898#define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_3_0 0xf3a4 3899#define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_3_0_BASE_IDX 2 3900#define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_3_1 0xf3a5 3901#define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_3_1_BASE_IDX 2 3902#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_3_0 0xf3a6 3903#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_3_0_BASE_IDX 2 3904#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_3_1 0xf3a7 3905#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_3_1_BASE_IDX 2 3906#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_3_0 0xf3a8 3907#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_3_0_BASE_IDX 2 3908#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_3_1 0xf3a9 3909#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_3_1_BASE_IDX 2 3910#define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_3_0 0xf3aa 3911#define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_3_0_BASE_IDX 2 3912#define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_3_1 0xf3ab 3913#define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_3_1_BASE_IDX 2 3914#define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_0_0 0x0000 3915#define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_0_0_BASE_IDX 3 3916#define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_0_1 0x0001 3917#define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_0_1_BASE_IDX 3 3918#define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_0_0 0x0002 3919#define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_0_0_BASE_IDX 3 3920#define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_0_1 0x0003 3921#define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_0_1_BASE_IDX 3 3922#define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_0_0 0x0004 3923#define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_0_0_BASE_IDX 3 3924#define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_0_1 0x0005 3925#define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_0_1_BASE_IDX 3 3926#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_0_0 0x0006 3927#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_0_0_BASE_IDX 3 3928#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_0_1 0x0007 3929#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_0_1_BASE_IDX 3 3930#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_0_0 0x0008 3931#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_0_0_BASE_IDX 3 3932#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_0_1 0x0009 3933#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_0_1_BASE_IDX 3 3934#define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_0_0 0x000a 3935#define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_0_0_BASE_IDX 3 3936#define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_0_1 0x000b 3937#define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_0_1_BASE_IDX 3 3938#define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_1_0 0x0040 3939#define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_1_0_BASE_IDX 3 3940#define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_1_1 0x0041 3941#define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_1_1_BASE_IDX 3 3942#define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_1_0 0x0042 3943#define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_1_0_BASE_IDX 3 3944#define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_1_1 0x0043 3945#define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_1_1_BASE_IDX 3 3946#define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_1_0 0x0044 3947#define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_1_0_BASE_IDX 3 3948#define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_1_1 0x0045 3949#define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_1_1_BASE_IDX 3 3950#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_1_0 0x0046 3951#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_1_0_BASE_IDX 3 3952#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_1_1 0x0047 3953#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_1_1_BASE_IDX 3 3954#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_1_0 0x0048 3955#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_1_0_BASE_IDX 3 3956#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_1_1 0x0049 3957#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_1_1_BASE_IDX 3 3958#define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_1_0 0x004a 3959#define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_1_0_BASE_IDX 3 3960#define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_1_1 0x004b 3961#define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_1_1_BASE_IDX 3 3962#define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_2_0 0x0080 3963#define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_2_0_BASE_IDX 3 3964#define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_2_1 0x0081 3965#define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_2_1_BASE_IDX 3 3966#define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_2_0 0x0082 3967#define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_2_0_BASE_IDX 3 3968#define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_2_1 0x0083 3969#define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_2_1_BASE_IDX 3 3970#define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_2_0 0x0084 3971#define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_2_0_BASE_IDX 3 3972#define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_2_1 0x0085 3973#define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_2_1_BASE_IDX 3 3974#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_2_0 0x0086 3975#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_2_0_BASE_IDX 3 3976#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_2_1 0x0087 3977#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_2_1_BASE_IDX 3 3978#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_2_0 0x0088 3979#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_2_0_BASE_IDX 3 3980#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_2_1 0x0089 3981#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_2_1_BASE_IDX 3 3982#define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_2_0 0x008a 3983#define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_2_0_BASE_IDX 3 3984#define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_2_1 0x008b 3985#define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_2_1_BASE_IDX 3 3986#define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_3_0 0x00c0 3987#define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_3_0_BASE_IDX 3 3988#define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_3_1 0x00c1 3989#define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_3_1_BASE_IDX 3 3990#define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_3_0 0x00c2 3991#define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_3_0_BASE_IDX 3 3992#define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_3_1 0x00c3 3993#define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_3_1_BASE_IDX 3 3994#define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_3_0 0x00c4 3995#define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_3_0_BASE_IDX 3 3996#define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_3_1 0x00c5 3997#define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_3_1_BASE_IDX 3 3998#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_3_0 0x00c6 3999#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_3_0_BASE_IDX 3 4000#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_3_1 0x00c7
4001#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_3_1_BASE_IDX 3 4002#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_3_0 0x00c8 4003#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_3_0_BASE_IDX 3 4004#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_3_1 0x00c9 4005#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_3_1_BASE_IDX 3 4006#define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_3_0 0x00ca 4007#define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_3_0_BASE_IDX 3 4008#define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_3_1 0x00cb 4009#define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_3_1_BASE_IDX 3 4010 4011 4012// addressBlock: nbio_nbif0_bif_bx_pf_SYSPFVFDEC 4013// base address: 0x0 4014#define mmMM_INDEX 0x0000 4015#define mmMM_INDEX_BASE_IDX 0 4016#define mmMM_DATA 0x0001 4017#define mmMM_DATA_BASE_IDX 0 4018#define mmMM_INDEX_HI 0x0006 4019#define mmMM_INDEX_HI_BASE_IDX 0 4020 4021 4022// addressBlock: nbio_nbif0_bif_bx_pf_SYSDEC 4023// base address: 0x0 4024#define mmSYSHUB_INDEX_OVLP 0x0008 4025#define mmSYSHUB_INDEX_OVLP_BASE_IDX 0 4026#define mmSYSHUB_DATA_OVLP 0x0009 4027#define mmSYSHUB_DATA_OVLP_BASE_IDX 0 4028#define mmPCIE_INDEX 0x000c 4029#define mmPCIE_INDEX_BASE_IDX 0 4030#define mmPCIE_DATA 0x000d 4031#define mmPCIE_DATA_BASE_IDX 0 4032#define mmPCIE_INDEX2 0x000e 4033#define mmPCIE_INDEX2_BASE_IDX 0 4034#define mmPCIE_DATA2 0x000f 4035#define mmPCIE_DATA2_BASE_IDX 0 4036#define mmSBIOS_SCRATCH_0 0x0034 4037#define mmSBIOS_SCRATCH_0_BASE_IDX 1 4038#define mmSBIOS_SCRATCH_1 0x0035 4039#define mmSBIOS_SCRATCH_1_BASE_IDX 1 4040#define mmSBIOS_SCRATCH_2 0x0036 4041#define mmSBIOS_SCRATCH_2_BASE_IDX 1 4042#define mmSBIOS_SCRATCH_3 0x0037 4043#define mmSBIOS_SCRATCH_3_BASE_IDX 1 4044#define mmBIOS_SCRATCH_0 0x0038 4045#define mmBIOS_SCRATCH_0_BASE_IDX 1 4046#define mmBIOS_SCRATCH_1 0x0039 4047#define mmBIOS_SCRATCH_1_BASE_IDX 1 4048#define mmBIOS_SCRATCH_2 0x003a 4049#define mmBIOS_SCRATCH_2_BASE_IDX 1 4050#define mmBIOS_SCRATCH_3 0x003b 4051#define mmBIOS_SCRATCH_3_BASE_IDX 1 4052#define mmBIOS_SCRATCH_4 0x003c 4053#define mmBIOS_SCRATCH_4_BASE_IDX 1 4054#define mmBIOS_SCRATCH_5 0x003d 4055#define mmBIOS_SCRATCH_5_BASE_IDX 1 4056#define mmBIOS_SCRATCH_6 0x003e 4057#define mmBIOS_SCRATCH_6_BASE_IDX 1 4058#define mmBIOS_SCRATCH_7 0x003f 4059#define mmBIOS_SCRATCH_7_BASE_IDX 1 4060#define mmBIOS_SCRATCH_8 0x0040 4061#define mmBIOS_SCRATCH_8_BASE_IDX 1 4062#define mmBIOS_SCRATCH_9 0x0041 4063#define mmBIOS_SCRATCH_9_BASE_IDX 1 4064#define mmBIOS_SCRATCH_10 0x0042 4065#define mmBIOS_SCRATCH_10_BASE_IDX 1 4066#define mmBIOS_SCRATCH_11 0x0043 4067#define mmBIOS_SCRATCH_11_BASE_IDX 1 4068#define mmBIOS_SCRATCH_12 0x0044 4069#define mmBIOS_SCRATCH_12_BASE_IDX 1 4070#define mmBIOS_SCRATCH_13 0x0045 4071#define mmBIOS_SCRATCH_13_BASE_IDX 1 4072#define mmBIOS_SCRATCH_14 0x0046 4073#define mmBIOS_SCRATCH_14_BASE_IDX 1 4074#define mmBIOS_SCRATCH_15 0x0047 4075#define mmBIOS_SCRATCH_15_BASE_IDX 1 4076#define mmBIF_RLC_INTR_CNTL 0x004c 4077#define mmBIF_RLC_INTR_CNTL_BASE_IDX 1 4078#define mmBIF_VCE_INTR_CNTL 0x004d 4079#define mmBIF_VCE_INTR_CNTL_BASE_IDX 1 4080#define mmBIF_UVD_INTR_CNTL 0x004e 4081#define mmBIF_UVD_INTR_CNTL_BASE_IDX 1 4082#define mmGFX_MMIOREG_CAM_ADDR0 0x006c 4083#define mmGFX_MMIOREG_CAM_ADDR0_BASE_IDX 1 4084#define mmGFX_MMIOREG_CAM_REMAP_ADDR0 0x006d 4085#define mmGFX_MMIOREG_CAM_REMAP_ADDR0_BASE_IDX 1 4086#define mmGFX_MMIOREG_CAM_ADDR1 0x006e 4087#define mmGFX_MMIOREG_CAM_ADDR1_BASE_IDX 1 4088#define mmGFX_MMIOREG_CAM_REMAP_ADDR1 0x006f 4089#define mmGFX_MMIOREG_CAM_REMAP_ADDR1_BASE_IDX 1 4090#define mmGFX_MMIOREG_CAM_ADDR2 0x0070 4091#define mmGFX_MMIOREG_CAM_ADDR2_BASE_IDX 1 4092#define mmGFX_MMIOREG_CAM_REMAP_ADDR2 0x0071 4093#define mmGFX_MMIOREG_CAM_REMAP_ADDR2_BASE_IDX 1 4094#define mmGFX_MMIOREG_CAM_ADDR3 0x0072 4095#define mmGFX_MMIOREG_CAM_ADDR3_BASE_IDX 1 4096#define mmGFX_MMIOREG_CAM_REMAP_ADDR3 0x0073 4097#define mmGFX_MMIOREG_CAM_REMAP_ADDR3_BASE_IDX 1 4098#define mmGFX_MMIOREG_CAM_ADDR4 0x0074 4099#define mmGFX_MMIOREG_CAM_ADDR4_BASE_IDX 1 4100#define mmGFX_MMIOREG_CAM_REMAP_ADDR4 0x0075 4101#define mmGFX_MMIOREG_CAM_REMAP_ADDR4_BASE_IDX 1 4102#define mmGFX_MMIOREG_CAM_ADDR5 0x0076 4103#define mmGFX_MMIOREG_CAM_ADDR5_BASE_IDX 1 4104#define mmGFX_MMIOREG_CAM_REMAP_ADDR5 0x0077 4105#define mmGFX_MMIOREG_CAM_REMAP_ADDR5_BASE_IDX 1 4106#define mmGFX_MMIOREG_CAM_ADDR6 0x0078 4107#define mmGFX_MMIOREG_CAM_ADDR6_BASE_IDX 1 4108#define mmGFX_MMIOREG_CAM_REMAP_ADDR6 0x0079 4109#define mmGFX_MMIOREG_CAM_REMAP_ADDR6_BASE_IDX 1 4110#define mmGFX_MMIOREG_CAM_ADDR7 0x007a 4111#define mmGFX_MMIOREG_CAM_ADDR7_BASE_IDX 1 4112#define mmGFX_MMIOREG_CAM_REMAP_ADDR7 0x007b 4113#define mmGFX_MMIOREG_CAM_REMAP_ADDR7_BASE_IDX 1 4114#define mmGFX_MMIOREG_CAM_CNTL 0x007c 4115#define mmGFX_MMIOREG_CAM_CNTL_BASE_IDX 1 4116#define mmGFX_MMIOREG_CAM_ZERO_CPL 0x007d 4117#define mmGFX_MMIOREG_CAM_ZERO_CPL_BASE_IDX 1 4118#define mmGFX_MMIOREG_CAM_ONE_CPL 0x007e 4119#define mmGFX_MMIOREG_CAM_ONE_CPL_BASE_IDX 1 4120#define mmGFX_MMIOREG_CAM_PROGRAMMABLE_CPL 0x007f 4121#define mmGFX_MMIOREG_CAM_PROGRAMMABLE_CPL_BASE_IDX 1 4122 4123 4124// addressBlock: nbio_nbif0_syshub_mmreg_ind_syshubdec 4125// base address: 0x0 4126#define mmSYSHUB_INDEX 0x0008 4127#define mmSYSHUB_INDEX_BASE_IDX 0 4128#define mmSYSHUB_DATA 0x0009 4129#define mmSYSHUB_DATA_BASE_IDX 0 4130 4131 4132// addressBlock: nbio_nbif0_rcc_strap_BIFDEC1 4133// base address: 0x0 4134#define mmRCC_DEV0_EPF0_STRAP0 0x000f 4135#define mmRCC_DEV0_EPF0_STRAP0_BASE_IDX 2 4136 4137 4138// addressBlock: nbio_nbif0_rcc_ep_dev0_BIFDEC1 4139// base address: 0x0 4140#define mmEP_PCIE_SCRATCH 0x0023 4141#define mmEP_PCIE_SCRATCH_BASE_IDX 2 4142#define mmEP_PCIE_CNTL 0x0025 4143#define mmEP_PCIE_CNTL_BASE_IDX 2 4144#define mmEP_PCIE_INT_CNTL 0x0026 4145#define mmEP_PCIE_INT_CNTL_BASE_IDX 2 4146#define mmEP_PCIE_INT_STATUS 0x0027 4147#define mmEP_PCIE_INT_STATUS_BASE_IDX 2 4148#define mmEP_PCIE_RX_CNTL2 0x0028 4149#define mmEP_PCIE_RX_CNTL2_BASE_IDX 2 4150#define mmEP_PCIE_BUS_CNTL 0x0029 4151#define mmEP_PCIE_BUS_CNTL_BASE_IDX 2 4152#define mmEP_PCIE_CFG_CNTL 0x002a 4153#define mmEP_PCIE_CFG_CNTL_BASE_IDX 2 4154#define mmEP_PCIE_TX_LTR_CNTL 0x002c 4155#define mmEP_PCIE_TX_LTR_CNTL_BASE_IDX 2 4156#define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0 0x002d 4157#define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX 2 4158#define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1 0x002d 4159#define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX 2 4160#define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2 0x002d 4161#define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX 2 4162#define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3 0x002d 4163#define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX 2 4164#define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4 0x002e 4165#define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX 2 4166#define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5 0x002e 4167#define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX 2 4168#define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6 0x002e 4169#define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX 2 4170#define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7 0x002e 4171#define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX 2 4172#define mmEP_PCIE_F0_DPA_CAP 0x0032 4173#define mmEP_PCIE_F0_DPA_CAP_BASE_IDX 2 4174#define mmEP_PCIE_F0_DPA_LATENCY_INDICATOR 0x0033 4175#define mmEP_PCIE_F0_DPA_LATENCY_INDICATOR_BASE_IDX 2 4176#define mmEP_PCIE_F0_DPA_CNTL 0x0033 4177#define mmEP_PCIE_F0_DPA_CNTL_BASE_IDX 2 4178#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0 0x0033 4179#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX 2 4180#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1 0x0034 4181#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX 2 4182#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2 0x0034 4183#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX 2 4184#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3 0x0034 4185#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX 2 4186#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4 0x0034 4187#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX 2 4188#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5 0x0035 4189#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX 2 4190#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6 0x0035 4191#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX 2 4192#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7 0x0035 4193#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX 2 4194#define mmEP_PCIE_PME_CONTROL 0x0035 4195#define mmEP_PCIE_PME_CONTROL_BASE_IDX 2 4196#define mmEP_PCIEP_RESERVED 0x0036 4197#define mmEP_PCIEP_RESERVED_BASE_IDX 2 4198#define mmEP_PCIE_TX_CNTL 0x0038 4199#define mmEP_PCIE_TX_CNTL_BASE_IDX 2 4200#define mmEP_PCIE_TX_REQUESTER_ID 0x0039 4201#define mmEP_PCIE_TX_REQUESTER_ID_BASE_IDX 2 4202#define mmEP_PCIE_ERR_CNTL 0x003a 4203#define mmEP_PCIE_ERR_CNTL_BASE_IDX 2 4204#define mmEP_PCIE_RX_CNTL 0x003b 4205#define mmEP_PCIE_RX_CNTL_BASE_IDX 2 4206#define mmEP_PCIE_LC_SPEED_CNTL 0x003c 4207#define mmEP_PCIE_LC_SPEED_CNTL_BASE_IDX 2 4208 4209 4210// addressBlock: nbio_nbif0_rcc_dwn_dev0_BIFDEC1 4211// base address: 0x0 4212#define mmDN_PCIE_RESERVED 0x0040 4213#define mmDN_PCIE_RESERVED_BASE_IDX 2 4214#define mmDN_PCIE_SCRATCH 0x0041 4215#define mmDN_PCIE_SCRATCH_BASE_IDX 2 4216#define mmDN_PCIE_CNTL 0x0043 4217#define mmDN_PCIE_CNTL_BASE_IDX 2 4218#define mmDN_PCIE_CONFIG_CNTL 0x0044 4219#define mmDN_PCIE_CONFIG_CNTL_BASE_IDX 2 4220#define mmDN_PCIE_RX_CNTL2 0x0045 4221#define mmDN_PCIE_RX_CNTL2_BASE_IDX 2 4222#define mmDN_PCIE_BUS_CNTL 0x0046 4223#define mmDN_PCIE_BUS_CNTL_BASE_IDX 2 4224#define mmDN_PCIE_CFG_CNTL 0x0047 4225#define mmDN_PCIE_CFG_CNTL_BASE_IDX 2 4226 4227 4228// addressBlock: nbio_nbif0_rcc_dwnp_dev0_BIFDEC1 4229// base address: 0x0 4230#define mmPCIE_ERR_CNTL 0x004f 4231#define mmPCIE_ERR_CNTL_BASE_IDX 2 4232#define mmPCIE_RX_CNTL 0x0050 4233#define mmPCIE_RX_CNTL_BASE_IDX 2 4234#define mmPCIE_LC_SPEED_CNTL 0x0051 4235#define mmPCIE_LC_SPEED_CNTL_BASE_IDX 2 4236#define mmPCIE_LC_CNTL2 0x0052 4237#define mmPCIE_LC_CNTL2_BASE_IDX 2 4238#define mmPCIEP_STRAP_MISC 0x0053 4239#define mmPCIEP_STRAP_MISC_BASE_IDX 2 4240#define mmLTR_MSG_INFO_FROM_EP 0x0054 4241#define mmLTR_MSG_INFO_FROM_EP_BASE_IDX 2 4242 4243 4244// addressBlock: nbio_nbif0_rcc_dev0_BIFPFVFDEC1 4245// base address: 0x0 4246#define mmRCC_ERR_LOG 0x0085 4247#define mmRCC_ERR_LOG_BASE_IDX 2 4248#define mmRCC_DOORBELL_APER_EN 0x00c0 4249#define mmRCC_DOORBELL_APER_EN_BASE_IDX 2 4250#define mmRCC_CONFIG_MEMSIZE 0x00c3 4251#define mmRCC_CONFIG_MEMSIZE_BASE_IDX 2 4252#define mmRCC_CONFIG_RESERVED 0x00c4 4253#define mmRCC_CONFIG_RESERVED_BASE_IDX 2 4254#ifndef mmRCC_IOV_FUNC_IDENTIFIER 4255#define mmRCC_IOV_FUNC_IDENTIFIER 0x00c5 4256#define mmRCC_IOV_FUNC_IDENTIFIER_BASE_IDX 2 4257#endif 4258 4259 4260// addressBlock: nbio_nbif0_rcc_dev0_BIFDEC1 4261// base address: 0x0 4262#define mmRCC_ERR_INT_CNTL 0x0086 4263#define mmRCC_ERR_INT_CNTL_BASE_IDX 2 4264#define mmRCC_BACO_CNTL_MISC 0x0087 4265#define mmRCC_BACO_CNTL_MISC_BASE_IDX 2 4266#define mmRCC_RESET_EN 0x0088 4267#define mmRCC_RESET_EN_BASE_IDX 2 4268#define mmRCC_VDM_SUPPORT 0x0089 4269#define mmRCC_VDM_SUPPORT_BASE_IDX 2 4270#define mmRCC_PEER_REG_RANGE0 0x00be 4271#define mmRCC_PEER_REG_RANGE0_BASE_IDX 2 4272#define mmRCC_PEER_REG_RANGE1 0x00bf 4273#define mmRCC_PEER_REG_RANGE1_BASE_IDX 2 4274#define mmRCC_BUS_CNTL 0x00c1 4275#define mmRCC_BUS_CNTL_BASE_IDX 2 4276#define mmRCC_CONFIG_CNTL 0x00c2 4277#define mmRCC_CONFIG_CNTL_BASE_IDX 2 4278#define mmRCC_CONFIG_F0_BASE 0x00c6 4279#define mmRCC_CONFIG_F0_BASE_BASE_IDX 2 4280#define mmRCC_CONFIG_APER_SIZE 0x00c7 4281#define mmRCC_CONFIG_APER_SIZE_BASE_IDX 2 4282#define mmRCC_CONFIG_REG_APER_SIZE 0x00c8 4283#define mmRCC_CONFIG_REG_APER_SIZE_BASE_IDX 2 4284#define mmRCC_XDMA_LO 0x00c9 4285#define mmRCC_XDMA_LO_BASE_IDX 2 4286#define mmRCC_XDMA_HI 0x00ca 4287#define mmRCC_XDMA_HI_BASE_IDX 2 4288#define mmRCC_FEATURES_CONTROL_MISC 0x00cb 4289#define mmRCC_FEATURES_CONTROL_MISC_BASE_IDX 2 4290#define mmRCC_BUSNUM_CNTL1 0x00cc 4291#define mmRCC_BUSNUM_CNTL1_BASE_IDX 2 4292#define mmRCC_BUSNUM_LIST0 0x00cd 4293#define mmRCC_BUSNUM_LIST0_BASE_IDX 2 4294#define mmRCC_BUSNUM_LIST1 0x00ce 4295#define mmRCC_BUSNUM_LIST1_BASE_IDX 2 4296#define mmRCC_BUSNUM_CNTL2 0x00cf 4297#define mmRCC_BUSNUM_CNTL2_BASE_IDX 2 4298#define mmRCC_CAPTURE_HOST_BUSNUM 0x00d0 4299#define mmRCC_CAPTURE_HOST_BUSNUM_BASE_IDX 2 4300#define mmRCC_HOST_BUSNUM 0x00d1 4301#define mmRCC_HOST_BUSNUM_BASE_IDX 2 4302#define mmRCC_PEER0_FB_OFFSET_HI 0x00d2 4303#define mmRCC_PEER0_FB_OFFSET_HI_BASE_IDX 2 4304#define mmRCC_PEER0_FB_OFFSET_LO 0x00d3 4305#define mmRCC_PEER0_FB_OFFSET_LO_BASE_IDX 2 4306#define mmRCC_PEER1_FB_OFFSET_HI 0x00d4 4307#define mmRCC_PEER1_FB_OFFSET_HI_BASE_IDX 2 4308#define mmRCC_PEER1_FB_OFFSET_LO 0x00d5 4309#define mmRCC_PEER1_FB_OFFSET_LO_BASE_IDX 2 4310#define mmRCC_PEER2_FB_OFFSET_HI 0x00d6 4311#define mmRCC_PEER2_FB_OFFSET_HI_BASE_IDX 2 4312#define mmRCC_PEER2_FB_OFFSET_LO 0x00d7 4313#define mmRCC_PEER2_FB_OFFSET_LO_BASE_IDX 2 4314#define mmRCC_PEER3_FB_OFFSET_HI 0x00d8 4315#define mmRCC_PEER3_FB_OFFSET_HI_BASE_IDX 2 4316#define mmRCC_PEER3_FB_OFFSET_LO 0x00d9 4317#define mmRCC_PEER3_FB_OFFSET_LO_BASE_IDX 2 4318#define mmRCC_CMN_LINK_CNTL 0x00de 4319#define mmRCC_CMN_LINK_CNTL_BASE_IDX 2 4320#define mmRCC_EP_REQUESTERID_RESTORE 0x00df 4321#define mmRCC_EP_REQUESTERID_RESTORE_BASE_IDX 2 4322#define mmRCC_LTR_LSWITCH_CNTL 0x00e0 4323#define mmRCC_LTR_LSWITCH_CNTL_BASE_IDX 2 4324#define mmRCC_MH_ARB_CNTL 0x00e1 4325#define mmRCC_MH_ARB_CNTL_BASE_IDX 2 4326 4327 4328// addressBlock: nbio_nbif0_bif_bx_pf_BIFDEC1 4329// base address: 0x0 4330#define mmBIF_MM_INDACCESS_CNTL 0x00e6 4331#define mmBIF_MM_INDACCESS_CNTL_BASE_IDX 2 4332#define mmBUS_CNTL 0x00e7 4333#define mmBUS_CNTL_BASE_IDX 2 4334#define mmBIF_SCRATCH0 0x00e8 4335#define mmBIF_SCRATCH0_BASE_IDX 2 4336#define mmBIF_SCRATCH1 0x00e9 4337#define mmBIF_SCRATCH1_BASE_IDX 2 4338#define mmBX_RESET_EN 0x00ed 4339#define mmBX_RESET_EN_BASE_IDX 2 4340#define mmMM_CFGREGS_CNTL 0x00ee 4341#define mmMM_CFGREGS_CNTL_BASE_IDX 2 4342#define mmBX_RESET_CNTL 0x00f0 4343#define mmBX_RESET_CNTL_BASE_IDX 2 4344#define mmINTERRUPT_CNTL 0x00f1 4345#define mmINTERRUPT_CNTL_BASE_IDX 2 4346#define mmINTERRUPT_CNTL2 0x00f2 4347#define mmINTERRUPT_CNTL2_BASE_IDX 2 4348#define mmCLKREQB_PAD_CNTL 0x00f8 4349#define mmCLKREQB_PAD_CNTL_BASE_IDX 2 4350#define mmBIF_FEATURES_CONTROL_MISC 0x00fb 4351#define mmBIF_FEATURES_CONTROL_MISC_BASE_IDX 2 4352#define mmBIF_DOORBELL_CNTL 0x00fc 4353#define mmBIF_DOORBELL_CNTL_BASE_IDX 2 4354#define mmBIF_DOORBELL_INT_CNTL 0x00fd 4355#define mmBIF_DOORBELL_INT_CNTL_BASE_IDX 2 4356#define mmBIF_FB_EN 0x00ff 4357#define mmBIF_FB_EN_BASE_IDX 2 4358#define mmBIF_BUSY_DELAY_CNTR 0x0100 4359#define mmBIF_BUSY_DELAY_CNTR_BASE_IDX 2 4360#define mmBIF_MST_TRANS_PENDING_VF 0x0109 4361#define mmBIF_MST_TRANS_PENDING_VF_BASE_IDX 2 4362#define mmBIF_SLV_TRANS_PENDING_VF 0x010a 4363#define mmBIF_SLV_TRANS_PENDING_VF_BASE_IDX 2 4364#define mmBACO_CNTL 0x010b 4365#define mmBACO_CNTL_BASE_IDX 2 4366#define mmBIF_BACO_EXIT_TIME0 0x010c 4367#define mmBIF_BACO_EXIT_TIME0_BASE_IDX 2 4368#define mmBIF_BACO_EXIT_TIMER1 0x010d 4369#define mmBIF_BACO_EXIT_TIMER1_BASE_IDX 2 4370#define mmBIF_BACO_EXIT_TIMER2 0x010e 4371#define mmBIF_BACO_EXIT_TIMER2_BASE_IDX 2 4372#define mmBIF_BACO_EXIT_TIMER3 0x010f 4373#define mmBIF_BACO_EXIT_TIMER3_BASE_IDX 2 4374#define mmBIF_BACO_EXIT_TIMER4 0x0110 4375#define mmBIF_BACO_EXIT_TIMER4_BASE_IDX 2 4376#define mmMEM_TYPE_CNTL 0x0111 4377#define mmMEM_TYPE_CNTL_BASE_IDX 2 4378#define mmSMU_BIF_VDDGFX_PWR_STATUS 0x0113 4379#define mmSMU_BIF_VDDGFX_PWR_STATUS_BASE_IDX 2 4380#define mmBIF_VDDGFX_GFX0_LOWER 0x0114 4381#define mmBIF_VDDGFX_GFX0_LOWER_BASE_IDX 2 4382#define mmBIF_VDDGFX_GFX0_UPPER 0x0115 4383#define mmBIF_VDDGFX_GFX0_UPPER_BASE_IDX 2 4384#define mmBIF_VDDGFX_GFX1_LOWER 0x0116 4385#define mmBIF_VDDGFX_GFX1_LOWER_BASE_IDX 2 4386#define mmBIF_VDDGFX_GFX1_UPPER 0x0117 4387#define mmBIF_VDDGFX_GFX1_UPPER_BASE_IDX 2 4388#define mmBIF_VDDGFX_GFX2_LOWER 0x0118 4389#define mmBIF_VDDGFX_GFX2_LOWER_BASE_IDX 2 4390#define mmBIF_VDDGFX_GFX2_UPPER 0x0119 4391#define mmBIF_VDDGFX_GFX2_UPPER_BASE_IDX 2 4392#define mmBIF_VDDGFX_GFX3_LOWER 0x011a 4393#define mmBIF_VDDGFX_GFX3_LOWER_BASE_IDX 2 4394#define mmBIF_VDDGFX_GFX3_UPPER 0x011b 4395#define mmBIF_VDDGFX_GFX3_UPPER_BASE_IDX 2 4396#define mmBIF_VDDGFX_GFX4_LOWER 0x011c 4397#define mmBIF_VDDGFX_GFX4_LOWER_BASE_IDX 2 4398#define mmBIF_VDDGFX_GFX4_UPPER 0x011d 4399#define mmBIF_VDDGFX_GFX4_UPPER_BASE_IDX 2 4400#define mmBIF_VDDGFX_GFX5_LOWER 0x011e 4401#define mmBIF_VDDGFX_GFX5_LOWER_BASE_IDX 2 4402#define mmBIF_VDDGFX_GFX5_UPPER 0x011f 4403#define mmBIF_VDDGFX_GFX5_UPPER_BASE_IDX 2 4404#define mmBIF_VDDGFX_RSV1_LOWER 0x0120 4405#define mmBIF_VDDGFX_RSV1_LOWER_BASE_IDX 2 4406#define mmBIF_VDDGFX_RSV1_UPPER 0x0121 4407#define mmBIF_VDDGFX_RSV1_UPPER_BASE_IDX 2 4408#define mmBIF_VDDGFX_RSV2_LOWER 0x0122 4409#define mmBIF_VDDGFX_RSV2_LOWER_BASE_IDX 2 4410#define mmBIF_VDDGFX_RSV2_UPPER 0x0123 4411#define mmBIF_VDDGFX_RSV2_UPPER_BASE_IDX 2 4412#define mmBIF_VDDGFX_RSV3_LOWER 0x0124 4413#define mmBIF_VDDGFX_RSV3_LOWER_BASE_IDX 2 4414#define mmBIF_VDDGFX_RSV3_UPPER 0x0125 4415#define mmBIF_VDDGFX_RSV3_UPPER_BASE_IDX 2 4416#define mmBIF_VDDGFX_RSV4_LOWER 0x0126 4417#define mmBIF_VDDGFX_RSV4_LOWER_BASE_IDX 2 4418#define mmBIF_VDDGFX_RSV4_UPPER 0x0127 4419#define mmBIF_VDDGFX_RSV4_UPPER_BASE_IDX 2 4420#define mmBIF_VDDGFX_FB_CMP 0x0128 4421#define mmBIF_VDDGFX_FB_CMP_BASE_IDX 2 4422#define mmBIF_DOORBELL_GBLAPER1_LOWER 0x0129 4423#define mmBIF_DOORBELL_GBLAPER1_LOWER_BASE_IDX 2 4424#define mmBIF_DOORBELL_GBLAPER1_UPPER 0x012a 4425#define mmBIF_DOORBELL_GBLAPER1_UPPER_BASE_IDX 2 4426#define mmBIF_DOORBELL_GBLAPER2_LOWER 0x012b 4427#define mmBIF_DOORBELL_GBLAPER2_LOWER_BASE_IDX 2 4428#define mmBIF_DOORBELL_GBLAPER2_UPPER 0x012c 4429#define mmBIF_DOORBELL_GBLAPER2_UPPER_BASE_IDX 2 4430#define mmREMAP_HDP_MEM_FLUSH_CNTL 0x012d 4431#define mmREMAP_HDP_MEM_FLUSH_CNTL_BASE_IDX 2 4432#define mmREMAP_HDP_REG_FLUSH_CNTL 0x012e 4433#define mmREMAP_HDP_REG_FLUSH_CNTL_BASE_IDX 2 4434#define mmBIF_RB_CNTL 0x012f 4435#define mmBIF_RB_CNTL_BASE_IDX 2 4436#define mmBIF_RB_BASE 0x0130 4437#define mmBIF_RB_BASE_BASE_IDX 2 4438#define mmBIF_RB_RPTR 0x0131 4439#define mmBIF_RB_RPTR_BASE_IDX 2 4440#define mmBIF_RB_WPTR 0x0132 4441#define mmBIF_RB_WPTR_BASE_IDX 2 4442#define mmBIF_RB_WPTR_ADDR_HI 0x0133 4443#define mmBIF_RB_WPTR_ADDR_HI_BASE_IDX 2 4444#define mmBIF_RB_WPTR_ADDR_LO 0x0134 4445#define mmBIF_RB_WPTR_ADDR_LO_BASE_IDX 2 4446#define mmMAILBOX_INDEX 0x0135 4447#define mmMAILBOX_INDEX_BASE_IDX 2 4448#define mmBIF_UVD_GPUIOV_CFG_SIZE 0x0143 4449#define mmBIF_UVD_GPUIOV_CFG_SIZE_BASE_IDX 2 4450#define mmBIF_VCE_GPUIOV_CFG_SIZE 0x0144 4451#define mmBIF_VCE_GPUIOV_CFG_SIZE_BASE_IDX 2 4452#define mmBIF_GFX_SDMA_GPUIOV_CFG_SIZE 0x0145 4453#define mmBIF_GFX_SDMA_GPUIOV_CFG_SIZE_BASE_IDX 2 4454#define mmBIF_PERSTB_PAD_CNTL 0x0148 4455#define mmBIF_PERSTB_PAD_CNTL_BASE_IDX 2 4456#define mmBIF_PX_EN_PAD_CNTL 0x0149 4457#define mmBIF_PX_EN_PAD_CNTL_BASE_IDX 2 4458#define mmBIF_REFPADKIN_PAD_CNTL 0x014a 4459#define mmBIF_REFPADKIN_PAD_CNTL_BASE_IDX 2 4460#define mmBIF_CLKREQB_PAD_CNTL 0x014b 4461#define mmBIF_CLKREQB_PAD_CNTL_BASE_IDX 2 4462 4463 4464// addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1 4465// base address: 0x0 4466#define mmBIF_BME_STATUS 0x00eb 4467#define mmBIF_BME_STATUS_BASE_IDX 2 4468#define mmBIF_ATOMIC_ERR_LOG 0x00ec 4469#define mmBIF_ATOMIC_ERR_LOG_BASE_IDX 2 4470#define mmDOORBELL_SELFRING_GPA_APER_BASE_HIGH 0x00f3 4471#define mmDOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX 2 4472#define mmDOORBELL_SELFRING_GPA_APER_BASE_LOW 0x00f4 4473#define mmDOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX 2 4474#define mmDOORBELL_SELFRING_GPA_APER_CNTL 0x00f5 4475#define mmDOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX 2 4476#define mmHDP_REG_COHERENCY_FLUSH_CNTL 0x00f6 4477#define mmHDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX 2 4478#define mmHDP_MEM_COHERENCY_FLUSH_CNTL 0x00f7 4479#define mmHDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX 2 4480#define mmGPU_HDP_FLUSH_REQ 0x0106 4481#define mmGPU_HDP_FLUSH_REQ_BASE_IDX 2 4482#define mmGPU_HDP_FLUSH_DONE 0x0107 4483#define mmGPU_HDP_FLUSH_DONE_BASE_IDX 2 4484#define mmBIF_TRANS_PENDING 0x0108 4485#define mmBIF_TRANS_PENDING_BASE_IDX 2 4486#define mmMAILBOX_MSGBUF_TRN_DW0 0x0136 4487#define mmMAILBOX_MSGBUF_TRN_DW0_BASE_IDX 2 4488#define mmMAILBOX_MSGBUF_TRN_DW1 0x0137 4489#define mmMAILBOX_MSGBUF_TRN_DW1_BASE_IDX 2 4490#define mmMAILBOX_MSGBUF_TRN_DW2 0x0138 4491#define mmMAILBOX_MSGBUF_TRN_DW2_BASE_IDX 2 4492#define mmMAILBOX_MSGBUF_TRN_DW3 0x0139 4493#define mmMAILBOX_MSGBUF_TRN_DW3_BASE_IDX 2 4494#define mmMAILBOX_MSGBUF_RCV_DW0 0x013a 4495#define mmMAILBOX_MSGBUF_RCV_DW0_BASE_IDX 2 4496#define mmMAILBOX_MSGBUF_RCV_DW1 0x013b 4497#define mmMAILBOX_MSGBUF_RCV_DW1_BASE_IDX 2 4498#define mmMAILBOX_MSGBUF_RCV_DW2 0x013c 4499#define mmMAILBOX_MSGBUF_RCV_DW2_BASE_IDX 2 4500#define mmMAILBOX_MSGBUF_RCV_DW3 0x013d 4501#define mmMAILBOX_MSGBUF_RCV_DW3_BASE_IDX 2 4502#define mmMAILBOX_CONTROL 0x013e 4503#define mmMAILBOX_CONTROL_BASE_IDX 2 4504#define mmMAILBOX_INT_CNTL 0x013f 4505#define mmMAILBOX_INT_CNTL_BASE_IDX 2 4506#define mmBIF_VMHV_MAILBOX 0x0140 4507#define mmBIF_VMHV_MAILBOX_BASE_IDX 2 4508 4509 4510// addressBlock: nbio_nbif0_gdc_GDCDEC 4511// base address: 0x0 4512#define mmNGDC_SDP_PORT_CTRL 0x01c2 4513#define mmNGDC_SDP_PORT_CTRL_BASE_IDX 2 4514#define mmSHUB_REGS_IF_CTL 0x01c3 4515#define mmSHUB_REGS_IF_CTL_BASE_IDX 2 4516#define mmNGDC_RESERVED_0 0x01cb 4517#define mmNGDC_RESERVED_0_BASE_IDX 2 4518#define mmNGDC_RESERVED_1 0x01cc 4519#define mmNGDC_RESERVED_1_BASE_IDX 2 4520#define mmNGDC_SDP_PORT_CTRL_SOCCLK 0x01cd 4521#define mmNGDC_SDP_PORT_CTRL_SOCCLK_BASE_IDX 2 4522#define mmBIF_SDMA0_DOORBELL_RANGE 0x01d0 4523#define mmBIF_SDMA0_DOORBELL_RANGE_BASE_IDX 2 4524#define mmBIF_SDMA1_DOORBELL_RANGE 0x01d1 4525#define mmBIF_SDMA1_DOORBELL_RANGE_BASE_IDX 2 4526#define mmBIF_IH_DOORBELL_RANGE 0x01d2 4527#define mmBIF_IH_DOORBELL_RANGE_BASE_IDX 2 4528#define mmBIF_MMSCH0_DOORBELL_RANGE 0x01d3 4529#define mmBIF_MMSCH0_DOORBELL_RANGE_BASE_IDX 2 4530#define mmATDMA_MISC_CNTL 0x01dd 4531#define mmATDMA_MISC_CNTL_BASE_IDX 2 4532#define mmBIF_DOORBELL_FENCE_CNTL 0x01de 4533#define mmBIF_DOORBELL_FENCE_CNTL_BASE_IDX 2 4534#define mmS2A_MISC_CNTL 0x01df 4535#define mmS2A_MISC_CNTL_BASE_IDX 2 4536#define mmGDC_PG_MISC_CNTL 0x01f0 4537#define mmGDC_PG_MISC_CNTL_BASE_IDX 2 4538 4539 4540// addressBlock: nbio_nbif0_rcc_dev0_BIFDEC2 4541// base address: 0x0 4542#define mmGFXMSIX_VECT0_ADDR_LO 0x0400 4543#define mmGFXMSIX_VECT0_ADDR_LO_BASE_IDX 3 4544#define mmGFXMSIX_VECT0_ADDR_HI 0x0401 4545#define mmGFXMSIX_VECT0_ADDR_HI_BASE_IDX 3 4546#define mmGFXMSIX_VECT0_MSG_DATA 0x0402 4547#define mmGFXMSIX_VECT0_MSG_DATA_BASE_IDX 3 4548#define mmGFXMSIX_VECT0_CONTROL 0x0403 4549#define mmGFXMSIX_VECT0_CONTROL_BASE_IDX 3 4550#define mmGFXMSIX_VECT1_ADDR_LO 0x0404 4551#define mmGFXMSIX_VECT1_ADDR_LO_BASE_IDX 3 4552#define mmGFXMSIX_VECT1_ADDR_HI 0x0405 4553#define mmGFXMSIX_VECT1_ADDR_HI_BASE_IDX 3 4554#define mmGFXMSIX_VECT1_MSG_DATA 0x0406 4555#define mmGFXMSIX_VECT1_MSG_DATA_BASE_IDX 3 4556#define mmGFXMSIX_VECT1_CONTROL 0x0407 4557#define mmGFXMSIX_VECT1_CONTROL_BASE_IDX 3 4558#define mmGFXMSIX_VECT2_ADDR_LO 0x0408 4559#define mmGFXMSIX_VECT2_ADDR_LO_BASE_IDX 3 4560#define mmGFXMSIX_VECT2_ADDR_HI 0x0409 4561#define mmGFXMSIX_VECT2_ADDR_HI_BASE_IDX 3 4562#define mmGFXMSIX_VECT2_MSG_DATA 0x040a 4563#define mmGFXMSIX_VECT2_MSG_DATA_BASE_IDX 3 4564#define mmGFXMSIX_VECT2_CONTROL 0x040b 4565#define mmGFXMSIX_VECT2_CONTROL_BASE_IDX 3 4566#define mmGFXMSIX_PBA 0x0800 4567#define mmGFXMSIX_PBA_BASE_IDX 3 4568 4569 4570// addressBlock: syshub_mmreg_ind_syshubind 4571// base address: 0x0 4572#define ixSYSHUB_MMREG_IND_SYSHUB_DS_CTRL_SOCCLK 0x10000 4573#define ixSYSHUB_MMREG_IND_SYSHUB_DS_CTRL2_SOCCLK 0x10004 4574#define ixSYSHUB_MMREG_IND_SYSHUB_BGEN_ENHANCEMENT_BYPASS_EN_SOCCLK 0x10008 4575#define ixSYSHUB_MMREG_IND_SYSHUB_BGEN_ENHANCEMENT_IMM_EN_SOCCLK 0x1000c 4576#define ixSYSHUB_MMREG_IND_DMA_CLK0_SW0_SYSHUB_QOS_CNTL 0x10010 4577#define ixSYSHUB_MMREG_IND_DMA_CLK0_SW1_SYSHUB_QOS_CNTL 0x10014 4578#define ixSYSHUB_MMREG_IND_DMA_CLK0_SW2_SYSHUB_QOS_CNTL 0x10018 4579#define ixSYSHUB_MMREG_IND_DMA_CLK0_SW0_CL0_CNTL 0x1001c 4580#define ixSYSHUB_MMREG_IND_DMA_CLK0_SW0_CL1_CNTL 0x10020 4581#define ixSYSHUB_MMREG_IND_DMA_CLK0_SW0_CL2_CNTL 0x10024 4582#define ixSYSHUB_MMREG_IND_DMA_CLK0_SW0_CL3_CNTL 0x10028 4583#define ixSYSHUB_MMREG_IND_DMA_CLK0_SW0_CL4_CNTL 0x1002c 4584#define ixSYSHUB_MMREG_IND_DMA_CLK0_SW0_CL5_CNTL 0x10030 4585#define ixSYSHUB_MMREG_IND_DMA_CLK0_SW1_CL0_CNTL 0x10034 4586#define ixSYSHUB_MMREG_IND_DMA_CLK0_SW2_CL0_CNTL 0x10038 4587#define ixSYSHUB_MMREG_IND_HST_CLK0_SW0_CL0_CNTL 0x10100 4588#define ixSYSHUB_MMREG_IND_HST_CLK0_SW0_CL1_CNTL 0x10104 4589#define ixSYSHUB_MMREG_IND_HST_CLK0_SW0_CL2_CNTL 0x10108 4590#define ixSYSHUB_MMREG_IND_HST_CLK0_SW1_CL0_CNTL 0x1010c 4591#define ixSYSHUB_MMREG_IND_HST_CLK0_SW1_CL1_CNTL 0x10110 4592#define ixSYSHUB_MMREG_IND_HST_CLK0_SW1_CL2_CNTL 0x10114 4593#define ixSYSHUB_MMREG_IND_HST_CLK0_SW1_CL3_CNTL 0x10118 4594#define ixSYSHUB_MMREG_IND_HST_CLK0_SW1_CL4_CNTL 0x1011c 4595#define ixSYSHUB_MMREG_IND_SYSHUB_CG_CNTL 0x10300 4596#define ixSYSHUB_MMREG_IND_SYSHUB_TRANS_IDLE 0x10308 4597#define ixSYSHUB_MMREG_IND_SYSHUB_HP_TIMER 0x1030c 4598#define ixSYSHUB_MMREG_IND_SYSHUB_MGCG_CTRL_SOCCLK 0x10310 4599#define ixSYSHUB_MMREG_IND_SYSUB_CPF_DOORBELL_RS_RESET 0x10314 4600#define ixSYSHUB_MMREG_IND_SYSHUB_SCRATCH 0x10f00 4601#define ixSYSHUB_MMREG_IND_SYSHUB_CL_MASK 0x10f04 4602#define ixSYSHUB_MMREG_IND_SYSHUB_DS_CTRL_SHUBCLK 0x11000 4603#define ixSYSHUB_MMREG_IND_SYSHUB_DS_CTRL2_SHUBCLK 0x11004 4604#define ixSYSHUB_MMREG_IND_SYSHUB_BGEN_ENHANCEMENT_BYPASS_EN_SHUBCLK 0x11008 4605#define ixSYSHUB_MMREG_IND_SYSHUB_BGEN_ENHANCEMENT_IMM_EN_SHUBCLK 0x1100c 4606#define ixSYSHUB_MMREG_IND_DMA_CLK1_SW0_SYSHUB_QOS_CNTL 0x11010 4607#define ixSYSHUB_MMREG_IND_DMA_CLK1_SW1_SYSHUB_QOS_CNTL 0x11014 4608#define ixSYSHUB_MMREG_IND_DMA_CLK1_SW0_CL0_CNTL 0x11018 4609#define ixSYSHUB_MMREG_IND_DMA_CLK1_SW0_CL1_CNTL 0x1101c 4610#define ixSYSHUB_MMREG_IND_DMA_CLK1_SW0_CL2_CNTL 0x11020 4611#define ixSYSHUB_MMREG_IND_DMA_CLK1_SW0_CL3_CNTL 0x11024 4612#define ixSYSHUB_MMREG_IND_DMA_CLK1_SW0_CL4_CNTL 0x11028 4613#define ixSYSHUB_MMREG_IND_DMA_CLK1_SW1_CL0_CNTL 0x1102c 4614#define ixSYSHUB_MMREG_IND_DMA_CLK1_SW1_CL1_CNTL 0x11030 4615#define ixSYSHUB_MMREG_IND_DMA_CLK1_SW1_CL2_CNTL 0x11034 4616#define ixSYSHUB_MMREG_IND_DMA_CLK1_SW1_CL3_CNTL 0x11038 4617#define ixSYSHUB_MMREG_IND_DMA_CLK1_SW1_CL4_CNTL 0x1103c 4618#define ixSYSHUB_MMREG_IND_SYSHUB_MGCG_CTRL_SHUBCLK 0x11040 4619#define ixSYSHUB_MMREG_IND_NIC400_0_ASIB_0_FN_MOD 0x20108 4620#define ixSYSHUB_MMREG_IND_NIC400_0_AMIB_0_FN_MOD_BM_ISS 0x30008 4621#define ixSYSHUB_MMREG_IND_NIC400_0_AMIB_1_FN_MOD_BM_ISS 0x31008 4622#define ixSYSHUB_MMREG_IND_NIC400_1_ASIB_0_FN_MOD 0x40108 4623#define ixSYSHUB_MMREG_IND_NIC400_1_AMIB_0_FN_MOD 0x50008 4624#define ixSYSHUB_MMREG_IND_NIC400_1_AMIB_1_FN_MOD 0x51008 4625#define ixSYSHUB_MMREG_IND_NIC400_1_AMIB_2_FN_MOD 0x52008 4626#define ixSYSHUB_MMREG_IND_NIC400_2_ASIB_0_FN_MOD 0x60108 4627#define ixSYSHUB_MMREG_IND_NIC400_2_ASIB_1_FN_MOD 0x61108 4628#define ixSYSHUB_MMREG_IND_NIC400_2_ASIB_2_FN_MOD 0x62108 4629#define ixSYSHUB_MMREG_IND_NIC400_2_ASIB_3_FN_MOD 0x63108 4630#define ixSYSHUB_MMREG_IND_NIC400_2_ASIB_4_FN_MOD 0x64108 4631#define ixSYSHUB_MMREG_IND_NIC400_2_AMIB_0_FN_MOD_BM_ISS 0x70008 4632#define ixSYSHUB_MMREG_IND_NIC400_5_ASIB_0_FN_MOD 0xc0108 4633#define ixSYSHUB_MMREG_IND_NIC400_5_ASIB_1_FN_MOD 0xc1108 4634#define ixSYSHUB_MMREG_IND_NIC400_5_ASIB_2_FN_MOD 0xc2108 4635#define ixSYSHUB_MMREG_IND_NIC400_5_ASIB_3_FN_MOD 0xc3108 4636#define ixSYSHUB_MMREG_IND_NIC400_5_ASIB_4_FN_MOD 0xc4108 4637#define ixSYSHUB_MMREG_IND_NIC400_5_AMIB_0_FN_MOD 0xd0008 4638#define ixSYSHUB_MMREG_IND_NIC400_4_ASIB_0_FN_MOD 0xe0108 4639#define ixSYSHUB_MMREG_IND_NIC400_4_ASIB_1_FN_MOD 0xe1108 4640#define ixSYSHUB_MMREG_IND_NIC400_4_AMIB_0_FN_MOD 0xf0008 4641 4642#endif 4643