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15
16#ifndef _ADI_SPI3_H_
17#define _ADI_SPI3_H_
18
19#include <linux/types.h>
20
21
22#define SPI_CTL_EN 0x00000001
23#define SPI_CTL_MSTR 0x00000002
24#define SPI_CTL_PSSE 0x00000004
25#define SPI_CTL_ODM 0x00000008
26#define SPI_CTL_CPHA 0x00000010
27#define SPI_CTL_CPOL 0x00000020
28#define SPI_CTL_ASSEL 0x00000040
29#define SPI_CTL_SELST 0x00000080
30#define SPI_CTL_EMISO 0x00000100
31#define SPI_CTL_SIZE 0x00000600
32#define SPI_CTL_SIZE08 0x00000000
33#define SPI_CTL_SIZE16 0x00000200
34#define SPI_CTL_SIZE32 0x00000400
35#define SPI_CTL_LSBF 0x00001000
36#define SPI_CTL_FCEN 0x00002000
37#define SPI_CTL_FCCH 0x00004000
38#define SPI_CTL_FCPL 0x00008000
39#define SPI_CTL_FCWM 0x00030000
40#define SPI_CTL_FIFO0 0x00000000
41#define SPI_CTL_FIFO1 0x00010000
42#define SPI_CTL_FIFO2 0x00020000
43#define SPI_CTL_FMODE 0x00040000
44#define SPI_CTL_MIOM 0x00300000
45#define SPI_CTL_MIO_DIS 0x00000000
46#define SPI_CTL_MIO_DUAL 0x00100000
47#define SPI_CTL_MIO_QUAD 0x00200000
48#define SPI_CTL_SOSI 0x00400000
49
50#define SPI_RXCTL_REN 0x00000001
51#define SPI_RXCTL_RTI 0x00000004
52#define SPI_RXCTL_RWCEN 0x00000008
53#define SPI_RXCTL_RDR 0x00000070
54#define SPI_RXCTL_RDR_DIS 0x00000000
55#define SPI_RXCTL_RDR_NE 0x00000010
56#define SPI_RXCTL_RDR_25 0x00000020
57#define SPI_RXCTL_RDR_50 0x00000030
58#define SPI_RXCTL_RDR_75 0x00000040
59#define SPI_RXCTL_RDR_FULL 0x00000050
60#define SPI_RXCTL_RDO 0x00000100
61#define SPI_RXCTL_RRWM 0x00003000
62#define SPI_RXCTL_RWM_0 0x00000000
63#define SPI_RXCTL_RWM_25 0x00001000
64#define SPI_RXCTL_RWM_50 0x00002000
65#define SPI_RXCTL_RWM_75 0x00003000
66#define SPI_RXCTL_RUWM 0x00070000
67#define SPI_RXCTL_UWM_DIS 0x00000000
68#define SPI_RXCTL_UWM_25 0x00010000
69#define SPI_RXCTL_UWM_50 0x00020000
70#define SPI_RXCTL_UWM_75 0x00030000
71#define SPI_RXCTL_UWM_FULL 0x00040000
72
73#define SPI_TXCTL_TEN 0x00000001
74#define SPI_TXCTL_TTI 0x00000004
75#define SPI_TXCTL_TWCEN 0x00000008
76#define SPI_TXCTL_TDR 0x00000070
77#define SPI_TXCTL_TDR_DIS 0x00000000
78#define SPI_TXCTL_TDR_NF 0x00000010
79#define SPI_TXCTL_TDR_25 0x00000020
80#define SPI_TXCTL_TDR_50 0x00000030
81#define SPI_TXCTL_TDR_75 0x00000040
82#define SPI_TXCTL_TDR_EMPTY 0x00000050
83#define SPI_TXCTL_TDU 0x00000100
84#define SPI_TXCTL_TRWM 0x00003000
85#define SPI_TXCTL_RWM_FULL 0x00000000
86#define SPI_TXCTL_RWM_25 0x00001000
87#define SPI_TXCTL_RWM_50 0x00002000
88#define SPI_TXCTL_RWM_75 0x00003000
89#define SPI_TXCTL_TUWM 0x00070000
90#define SPI_TXCTL_UWM_DIS 0x00000000
91#define SPI_TXCTL_UWM_25 0x00010000
92#define SPI_TXCTL_UWM_50 0x00020000
93#define SPI_TXCTL_UWM_75 0x00030000
94#define SPI_TXCTL_UWM_EMPTY 0x00040000
95
96#define SPI_CLK_BAUD 0x0000FFFF
97
98#define SPI_DLY_STOP 0x000000FF
99#define SPI_DLY_LEADX 0x00000100
100#define SPI_DLY_LAGX 0x00000200
101
102#define SPI_SLVSEL_SSE1 0x00000002
103#define SPI_SLVSEL_SSE2 0x00000004
104#define SPI_SLVSEL_SSE3 0x00000008
105#define SPI_SLVSEL_SSE4 0x00000010
106#define SPI_SLVSEL_SSE5 0x00000020
107#define SPI_SLVSEL_SSE6 0x00000040
108#define SPI_SLVSEL_SSE7 0x00000080
109#define SPI_SLVSEL_SSEL1 0x00000200
110#define SPI_SLVSEL_SSEL2 0x00000400
111#define SPI_SLVSEL_SSEL3 0x00000800
112#define SPI_SLVSEL_SSEL4 0x00001000
113#define SPI_SLVSEL_SSEL5 0x00002000
114#define SPI_SLVSEL_SSEL6 0x00004000
115#define SPI_SLVSEL_SSEL7 0x00008000
116
117#define SPI_RWC_VALUE 0x0000FFFF
118
119#define SPI_RWCR_VALUE 0x0000FFFF
120
121#define SPI_TWC_VALUE 0x0000FFFF
122
123#define SPI_TWCR_VALUE 0x0000FFFF
124
125#define SPI_IMSK_RUWM 0x00000002
126#define SPI_IMSK_TUWM 0x00000004
127#define SPI_IMSK_ROM 0x00000010
128#define SPI_IMSK_TUM 0x00000020
129#define SPI_IMSK_TCM 0x00000040
130#define SPI_IMSK_MFM 0x00000080
131#define SPI_IMSK_RSM 0x00000100
132#define SPI_IMSK_TSM 0x00000200
133#define SPI_IMSK_RFM 0x00000400
134#define SPI_IMSK_TFM 0x00000800
135
136#define SPI_IMSK_CLR_RUW 0x00000002
137#define SPI_IMSK_CLR_TUWM 0x00000004
138#define SPI_IMSK_CLR_ROM 0x00000010
139#define SPI_IMSK_CLR_TUM 0x00000020
140#define SPI_IMSK_CLR_TCM 0x00000040
141#define SPI_IMSK_CLR_MFM 0x00000080
142#define SPI_IMSK_CLR_RSM 0x00000100
143#define SPI_IMSK_CLR_TSM 0x00000200
144#define SPI_IMSK_CLR_RFM 0x00000400
145#define SPI_IMSK_CLR_TFM 0x00000800
146
147#define SPI_IMSK_SET_RUWM 0x00000002
148#define SPI_IMSK_SET_TUWM 0x00000004
149#define SPI_IMSK_SET_ROM 0x00000010
150#define SPI_IMSK_SET_TUM 0x00000020
151#define SPI_IMSK_SET_TCM 0x00000040
152#define SPI_IMSK_SET_MFM 0x00000080
153#define SPI_IMSK_SET_RSM 0x00000100
154#define SPI_IMSK_SET_TSM 0x00000200
155#define SPI_IMSK_SET_RFM 0x00000400
156#define SPI_IMSK_SET_TFM 0x00000800
157
158#define SPI_STAT_SPIF 0x00000001
159#define SPI_STAT_RUWM 0x00000002
160#define SPI_STAT_TUWM 0x00000004
161#define SPI_STAT_ROE 0x00000010
162#define SPI_STAT_TUE 0x00000020
163#define SPI_STAT_TCE 0x00000040
164#define SPI_STAT_MODF 0x00000080
165#define SPI_STAT_RS 0x00000100
166#define SPI_STAT_TS 0x00000200
167#define SPI_STAT_RF 0x00000400
168#define SPI_STAT_TF 0x00000800
169#define SPI_STAT_RFS 0x00007000
170#define SPI_STAT_RFIFO_EMPTY 0x00000000
171#define SPI_STAT_RFIFO_25 0x00001000
172#define SPI_STAT_RFIFO_50 0x00002000
173#define SPI_STAT_RFIFO_75 0x00003000
174#define SPI_STAT_RFIFO_FULL 0x00004000
175#define SPI_STAT_TFS 0x00070000
176#define SPI_STAT_TFIFO_FULL 0x00000000
177#define SPI_STAT_TFIFO_25 0x00010000
178#define SPI_STAT_TFIFO_50 0x00020000
179#define SPI_STAT_TFIFO_75 0x00030000
180#define SPI_STAT_TFIFO_EMPTY 0x00040000
181#define SPI_STAT_FCS 0x00100000
182#define SPI_STAT_RFE 0x00400000
183#define SPI_STAT_TFF 0x00800000
184
185#define SPI_ILAT_RUWMI 0x00000002
186#define SPI_ILAT_TUWMI 0x00000004
187#define SPI_ILAT_ROI 0x00000010
188#define SPI_ILAT_TUI 0x00000020
189#define SPI_ILAT_TCI 0x00000040
190#define SPI_ILAT_MFI 0x00000080
191#define SPI_ILAT_RSI 0x00000100
192#define SPI_ILAT_TSI 0x00000200
193#define SPI_ILAT_RFI 0x00000400
194#define SPI_ILAT_TFI 0x00000800
195
196#define SPI_ILAT_CLR_RUWMI 0x00000002
197#define SPI_ILAT_CLR_TUWMI 0x00000004
198#define SPI_ILAT_CLR_ROI 0x00000010
199#define SPI_ILAT_CLR_TUI 0x00000020
200#define SPI_ILAT_CLR_TCI 0x00000040
201#define SPI_ILAT_CLR_MFI 0x00000080
202#define SPI_ILAT_CLR_RSI 0x00000100
203#define SPI_ILAT_CLR_TSI 0x00000200
204#define SPI_ILAT_CLR_RFI 0x00000400
205#define SPI_ILAT_CLR_TFI 0x00000800
206
207
208
209
210struct adi_spi_regs {
211 u32 revid;
212 u32 control;
213 u32 rx_control;
214 u32 tx_control;
215 u32 clock;
216 u32 delay;
217 u32 ssel;
218 u32 rwc;
219 u32 rwcr;
220 u32 twc;
221 u32 twcr;
222 u32 reserved0;
223 u32 emask;
224 u32 emaskcl;
225 u32 emaskst;
226 u32 reserved1;
227 u32 status;
228 u32 elat;
229 u32 elatcl;
230 u32 reserved2;
231 u32 rfifo;
232 u32 reserved3;
233 u32 tfifo;
234};
235
236#define MAX_CTRL_CS 8
237
238
239struct adi_spi3_master {
240 u16 num_chipselect;
241 u16 pin_req[7];
242};
243
244
245
246
247struct adi_spi3_chip {
248 u32 control;
249 u16 cs_chg_udelay;
250 u32 tx_dummy_val;
251 bool enable_dma;
252};
253
254#endif
255