1/* 2 * mcf547x_8x.h -- Definitions for Freescale Coldfire 547x_8x 3 * 4 * Copyright (C) 2004-2007 Freescale Semiconductor, Inc. 5 * TsiChung Liew (Tsi-Chung.Liew@freescale.com) 6 * 7 * SPDX-License-Identifier: GPL-2.0+ 8 */ 9 10#ifndef mcf547x_8x_h 11#define mcf547x_8x_h 12 13/********************************************************************* 14* XLB Arbiter (XLB) 15*********************************************************************/ 16/* Bit definitions and macros for XARB_CFG */ 17#define XARB_CFG_AT (0x00000002) 18#define XARB_CFG_DT (0x00000004) 19#define XARB_CFG_BA (0x00000008) 20#define XARB_CFG_PM(x) (((x)&0x00000003)<<5) 21#define XARB_CFG_SP(x) (((x)&0x00000007)<<8) 22#define XARB_CFG_PLDIS (0x80000000) 23 24/* Bit definitions and macros for XARB_SR */ 25#define XARB_SR_AT (0x00000001) 26#define XARB_SR_DT (0x00000002) 27#define XARB_SR_BA (0x00000004) 28#define XARB_SR_TTM (0x00000008) 29#define XARB_SR_ECW (0x00000010) 30#define XARB_SR_TTR (0x00000020) 31#define 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307#define GPT_TMS_SGPIO 0x04 /* PWM Capture Enable */ 308 309#define GPT_PWM_WIDTH(x) (x & 0xffff) 310 311/* Status */ 312#define GPT_STA_CAPTURE(x) (x & 0xffff) 313 314#define GPT_OVFPIN_OVF(x) (x & 0x70) 315#define GPT_OVFPIN_PIN 0x01 316 317#define GPT_INT_TEXP 0x08 318#define GPT_INT_PWMP 0x04 319#define GPT_INT_COMP 0x02 320#define GPT_INT_CAPT 0x01 321 322/********************************************************************* 323* PCI 324*********************************************************************/ 325 326/* Bit definitions and macros for SCR */ 327#define PCI_SCR_PE (0x80000000) /* Parity Error detected */ 328#define PCI_SCR_SE (0x40000000) /* System error signalled */ 329#define PCI_SCR_MA (0x20000000) /* Master aboart received */ 330#define PCI_SCR_TR (0x10000000) /* Target abort received */ 331#define PCI_SCR_TS (0x08000000) /* Target abort signalled */ 332#define PCI_SCR_DT (0x06000000) /* PCI_DEVSEL timing */ 333#define PCI_SCR_DP (0x01000000) /* Master data parity err */ 334#define PCI_SCR_FC (0x00800000) /* Fast back-to-back */ 335#define PCI_SCR_R (0x00400000) /* Reserved */ 336#define PCI_SCR_66M (0x00200000) /* 66Mhz */ 337#define PCI_SCR_C (0x00100000) /* Capabilities list */ 338#define PCI_SCR_F (0x00000200) /* Fast back-to-back enable */ 339#define PCI_SCR_S (0x00000100) /* SERR enable */ 340#define PCI_SCR_ST (0x00000080) /* Addr and Data stepping */ 341#define PCI_SCR_PER (0x00000040) /* Parity error response */ 342#define PCI_SCR_V (0x00000020) /* VGA palette snoop enable */ 343#define PCI_SCR_MW (0x00000010) /* Memory write and invalidate enable */ 344#define PCI_SCR_SP (0x00000008) /* Special cycle monitor or ignore */ 345#define PCI_SCR_B (0x00000004) /* Bus master enable */ 346#define PCI_SCR_M (0x00000002) /* Memory access control */ 347#define PCI_SCR_IO (0x00000001) /* I/O access control */ 348 349#define PCI_CR1_BIST(x) ((x & 0xFF) << 24) /* Built in self test */ 350#define PCI_CR1_HDR(x) ((x & 0xFF) << 16) /* Header type */ 351#define PCI_CR1_LTMR(x) ((x & 0xF8) << 8) /* Latency timer */ 352#define PCI_CR1_CLS(x) (x & 0x0F) /* Cache line size */ 353 354#define PCI_BAR_BAR0(x) (x & 0xFFFC0000) 355#define PCI_BAR_BAR1(x) (x & 0xC0000000) 356#define PCI_BAR_PREF (0x00000004) /* Prefetchable access */ 357#define PCI_BAR_RANGE (0x00000002) /* Fixed to 00 */ 358#define PCI_BAR_IO_M (0x00000001) /* IO / memory space */ 359 360#define PCI_CR2_MAXLAT(x) ((x & 0xFF) << 24) /* Maximum latency */ 361#define PCI_CR2_MINGNT(x) ((x & 0xFF) << 16) /* Minimum grant */ 362#define PCI_CR2_INTPIN(x) ((x & 0xFF) << 8) /* Interrupt Pin */ 363#define PCI_CR2_INTLIN(x) (x & 0xFF) /* Interrupt Line */ 364 365#define PCI_GSCR_DRD (0x80000000) /* Delayed read discarded */ 366#define PCI_GSCR_PE (0x20000000) /* PCI_PERR detected */ 367#define PCI_GSCR_SE (0x10000000) /* SERR detected */ 368#define PCI_GSCR_ER (0x08000000) /* Error response detected */ 369#define PCI_GSCR_DRDE (0x00008000) /* Delayed read discarded enable */ 370#define PCI_GSCR_PEE (0x00002000) /* PERR detected interrupt enable */ 371#define PCI_GSCR_SEE (0x00001000) /* SERR detected interrupt enable */ 372#define PCI_GSCR_PR (0x00000001) /* PCI reset */ 373 374#define PCI_TCR1_LD (0x01000000) /* Latency rule disable */ 375#define PCI_TCR1_PID (0x00020000) /* Prefetch invalidate and disable */ 376#define PCI_TCR1_P (0x00010000) /* Prefetch reads */ 377#define PCI_TCR1_WCD (0x00000100) /* Write combine disable */ 378 379#define PCI_TCR1_B5E (0x00002000) /* */ 380#define PCI_TCR1_B4E (0x00001000) /* */ 381#define PCI_TCR1_B3E (0x00000800) /* */ 382#define PCI_TCR1_B2E (0x00000400) /* */ 383#define PCI_TCR1_B1E (0x00000200) /* */ 384#define PCI_TCR1_B0E (0x00000100) /* */ 385#define PCI_TCR1_CR (0x00000001) /* */ 386 387#define PCI_TBATR_BAT0(x) (x & 0xFFFC0000) 388#define PCI_TBATR_BAT1(x) (x & 0xC0000000) 389#define PCI_TBATR_EN (0x00000001) /* Enable */ 390 391#define PCI_IWCR_W0C_IO (0x08000000) /* Windows Maps to PCI I/O */ 392#define PCI_IWCR_W0C_PRC_RDMUL (0x04000000) /* PCI Memory Read multiple */ 393#define PCI_IWCR_W0C_PRC_RDLN (0x02000000) /* PCI Memory Read line */ 394#define PCI_IWCR_W0C_PRC_RD (0x00000000) /* PCI Memory Read */ 395#define PCI_IWCR_W0C_EN (0x01000000) /* Enable - Register initialize */ 396#define PCI_IWCR_W1C_IO (0x00080000) /* Windows Maps to PCI I/O */ 397#define PCI_IWCR_W1C_PRC_RDMUL (0x00040000) /* PCI Memory Read multiple */ 398#define PCI_IWCR_W1C_PRC_RDLN (0x00020000) /* PCI Memory Read line */ 399#define PCI_IWCR_W1C_PRC_RD (0x00000000) /* PCI Memory Read */ 400#define PCI_IWCR_W1C_EN (0x00010000) /* Enable - Register initialize */ 401#define PCI_IWCR_W2C_IO (0x00000800) /* Windows Maps to PCI I/O */ 402#define PCI_IWCR_W2C_PRC_RDMUL (0x00000400) /* PCI Memory Read multiple */ 403#define PCI_IWCR_W2C_PRC_RDLN (0x00000200) /* PCI Memory Read line */ 404#define PCI_IWCR_W2C_PRC_RD (0x00000000) /* PCI Memory Read */ 405#define PCI_IWCR_W2C_EN (0x00000100) /* Enable - Register initialize */ 406 407#define PCI_ICR_REE (0x04000000) /* Retry error enable */ 408#define PCI_ICR_IAE (0x02000000) /* Initiator abort enable */ 409#define PCI_ICR_TAE (0x01000000) /* Target abort enable */ 410#define PCI_ICR_MAXRETRY(x) ((x) & 0x000000FF) 411 412#define PCIARB_ACR_DS (0x80000000) 413#define PCIARB_ARC_EXTMINTEN(x) (((x)&0x1F) << 17) 414#define PCIARB_ARC_INTMINTEN (0x00010000) 415#define PCIARB_ARC_EXTMPRI(x) (((x)&0x1F) << 1) 416#define PCIARB_ARC_INTMPRI (0x00000001) 417 418#endif /* mcf547x_8x_h */ 419