1/* 2 * Sun8i platform dram controller register and constant defines 3 * 4 * (C) Copyright 2007-2013 5 * Allwinner Technology Co., Ltd. <www.allwinnertech.com> 6 * CPL <cplanxy@allwinnertech.com> 7 * Jerry Wang <wangflord@allwinnertech.com> 8 * 9 * (C) Copyright 2014 Hans de Goede <hdegoede@redhat.com> 10 * 11 * SPDX-License-Identifier: GPL-2.0+ 12 */ 13 14#ifndef _SUNXI_DRAM_SUN8I_H 15#define _SUNXI_DRAM_SUN8I_H 16 17struct dram_para { 18 u32 clock; 19 u32 type; 20 u32 zq; 21 u32 odt_en; 22 s32 odt_correction; 23 u32 para1; 24 u32 para2; 25 u32 mr0; 26 u32 mr1; 27 u32 mr2; 28 u32 mr3; 29 u32 tpr0; 30 u32 tpr1; 31 u32 tpr2; 32 u32 tpr3; 33 u32 tpr4; 34 u32 tpr5; 35 u32 tpr6; 36 u32 tpr7; 37 u32 tpr8; 38 u32 tpr9; 39 u32 tpr10; 40 u32 tpr11; 41 u32 tpr12; 42 u32 tpr13; 43}; 44 45struct sunxi_mctl_com_reg { 46 u32 cr; /* 0x00 */ 47 u32 ccr; /* 0x04 controller configuration register */ 48 u32 dbgcr; /* 0x08 */ 49 u8 res0[0x4]; /* 0x0c */ 50 u32 mcr0_0; /* 0x10 */ 51 u32 mcr1_0; /* 0x14 */ 52 u32 mcr0_1; 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/* 0x70 data training address register 1 */ 193 u32 dtar2; /* 0x74 data training address register 2 */ 194 u32 dtar3; /* 0x78 data training address register 3 */ 195 u32 dtdr0; /* 0x7c */ 196 u32 dtdr1; /* 0x80 */ 197 u32 dtedr0; /* 0x84 */ 198 u32 dtedr1; /* 0x88 */ 199 u32 pgcr2; /* 0x8c */ 200 u8 res1[0x70]; /* 0x90 */ 201 u32 bistrr; /* 0x100 */ 202 u32 bistwcr; /* 0x104 */ 203 u32 bistmskr0; /* 0x108 */ 204 u32 bistmskr1; /* 0x10c */ 205 u32 bistmskr2; /* 0x110 */ 206 u32 bistlsr; /* 0x114 */ 207 u32 bistar0; /* 0x118 */ 208 u32 bistar1; /* 0x11c */ 209 u32 bistar2; /* 0x120 */ 210 u32 bistupdr; /* 0x124 */ 211 u32 bistgsr; /* 0x128 */ 212 u32 bistwer; /* 0x12c */ 213 u32 bistber0; /* 0x130 */ 214 u32 bistber1; /* 0x134 */ 215 u32 bistber2; /* 0x138 */ 216 u32 bistber3; /* 0x13c */ 217 u32 bistwcsr; /* 0x140 */ 218 u32 bistfwr0; /* 0x144 */ 219 u32 bistfwr1; /* 0x148 */ 220 u32 bistfwr2; /* 0x14c */ 221 u8 res2[0x30]; /* 0x150 */ 222 u32 zqcr0; /* 0x180 zq control register 0 */ 223 u32 zqcr1; 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