1/* SPDX-License-Identifier: GPL-2.0+ */ 2/* 3 * Copyright 2017 NXP 4 */ 5 6#ifndef __ASM_ARCH_MX8M_DDR_H 7#define __ASM_ARCH_MX8M_DDR_H 8 9#define DDRC_DDR_SS_GPR0 0x3d000000 10#define DDRC_IPS_BASE_ADDR_0 0x3f400000 11#define IP2APB_DDRPHY_IPS_BASE_ADDR(X) (0x3c000000 + (X * 0x2000000)) 12#define DDRPHY_MEM(X) (0x3c000000 + (X * 0x2000000) + 0x50000) 13 14struct ddrc_freq { 15 u32 res0[8]; 16 u32 derateen; 17 u32 derateint; 18 u32 res1[10]; 19 u32 rfshctl0; 20 u32 res2[4]; 21 u32 rfshtmg; 22 u32 rfshtmg1; 23 u32 res3[28]; 24 u32 init3; 25 u32 init4; 26 u32 res; 27 u32 init6; 28 u32 init7; 29 u32 res4[4]; 30 u32 dramtmg0; 31 u32 dramtmg1; 32 u32 dramtmg2; 33 u32 dramtmg3; 34 u32 dramtmg4; 35 u32 dramtmg5; 36 u32 dramtmg6; 37 u32 dramtmg7; 38 u32 dramtmg8; 39 u32 dramtmg9; 40 u32 dramtmg10; 41 u32 dramtmg11; 42 u32 dramtmg12; 43 u32 dramtmg13; 44 u32 dramtmg14; 45 u32 dramtmg15; 46 u32 dramtmg16; 47 u32 dramtmg17; 48 u32 res5[10]; 49 u32 mramtmg0; 50 u32 mramtmg1; 51 u32 mramtmg4; 52 u32 mramtmg9; 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