1/* SPDX-License-Identifier: GPL-2.0+ */ 2 3/* 4 * Copyright (C) 2020 Cortina Access Inc. 5 * Author: Aaron Tseng <aaron.tseng@cortina-access.com> 6 * 7 * Ethernet MAC Driver for all supported CAxxxx SoCs 8 */ 9 10#ifndef __CORTINA_NI_H 11#define __CORTINA_NI_H 12 13#include <asm/types.h> 14#include <asm/io.h> 15#include <config.h> 16 17#define GE_MAC_INTF_GMII 0x0 18#define GE_MAC_INTF_MII 0x1 19#define GE_MAC_INTF_RGMII_1000 0x2 20#define GE_MAC_INTF_RGMII_100 0x3 21 22/* Defines the base and top address in CPU XRA 23 * for packets to cpu instance 0 24 * 0x300 * 8-byte = 6K-byte 25 */ 26#define RX_TOP_ADDR 0x02FF 27#define RX_BASE_ADDR 0x0000 28 29/* Defines the base and top address in CPU XRAM 30 * for packets from cpu instance 0. 31 * 0x100 * 8-byte = 2K-byte 32 */ 33#define TX_TOP_ADDR 0x03FF 34#define TX_BASE_ADDR 0x0300 35 36struct port_map_s { 37 u32 phy_addr; 38 u32 port; 39}; 40 41struct gphy_cal_s { 42 u32 reg_off; 43 u32 value; 44}; 45 46#if !defined(__ASSEMBLER__) && !defined(__ASSEMBLY__) 47struct cortina_ni_priv { 48 u32 ni_xram_base; 49 u32 rx_xram_base_adr; 50 u32 rx_xram_end_adr; 51 u16 rx_xram_start; 52 u16 rx_xram_end; 53 u32 tx_xram_base_adr; 54 u32 tx_xram_end_adr; 55 u16 tx_xram_start; 56 u16 tx_xram_end; 57 u32 valid_port_map; 58 u32 valid_port_num; 59 u32 init_rgmii; 60 u32 gphy_num; 61 struct port_map_s port_map[5]; 62 struct gphy_cal_s gphy_values[10]; 63 void __iomem *glb_base_addr; 64 void __iomem *per_mdio_base_addr; 65 void __iomem *ni_hv_base_addr; 66 67 struct mii_dev *mdio_bus; 68 struct phy_device *phydev; 69 int phy_interface; 70 int active_port; 71}; 72 73struct NI_HEADER_X_T { 74 u32 next_link : 10; /* bits 9: 0 */ 75 u32 bytes_valid : 4; /* bits 13:10 */ 76 u32 reserved : 16; /* bits 29:14 */ 77 u32 hdr_a : 1; /* bits 30:30 */ 78 u32 ownership : 1; /* bits 31:31 */ 79}; 80 81struct NI_PACKET_STATUS { 82 u32 packet_size : 14; /* bits 13:0 */ 83 u32 byte_valid : 4; /* bits 17:14 */ 84 u32 pfc : 1; /* bits 18:18 */ 85 u32 valid : 1; /* bits 19:19 */ 86 u32 drop : 1; /* bits 20:20 */ 87 u32 runt : 1; /* bits 21:21 */ 88 u32 oversize : 1; /* bits 22:22 */ 89 u32 jumbo : 1; /* bits 23:23 */ 90 u32 link_status : 1; /* bits 24:24 */ 91 u32 jabber : 1; /* bits 25:25 */ 92 u32 crc_error : 1; /* bits 26:26 */ 93 u32 pause : 1; /* bits 27:27 */ 94 u32 oam : 1; /* bits 28:28 */ 95 u32 unknown_opcode : 1; /* bits 29:29 */ 96 u32 multicast : 1; /* bits 30:30 */ 97 u32 broadcast : 1; /* bits 31:31 */ 98}; 99 100struct NI_MDIO_OPER_T { 101 u32 reserved : 2; /* bits 1:0 */ 102 u32 reg_off : 5; /* bits 6:2 */ 103 u32 phy_addr : 5; /* bits 11:7 */ 104 u32 reg_base : 20; /* bits 31:12 */ 105}; 106 107#define __MDIO_WR_FLAG (0) 108#define __MDIO_RD_FLAG (1) 109#define __MDIO_ACCESS_TIMEOUT (1000000) 110#define CA_MDIO_ADDR_MIN (1) 111#define CA_MDIO_ADDR_MAX (31) 112 113#endif /* !__ASSEMBLER__ */ 114 115/* HW REG */ 116struct NI_HV_GLB_MAC_ADDR_CFG0_t { 117 u32 mac_addr0 : 32; /* bits 31:0 */ 118}; 119 120struct NI_HV_GLB_MAC_ADDR_CFG1_t { 121 u32 mac_addr1 : 8; /* bits 7:0 */ 122 u32 rsrvd1 : 24; 123}; 124 125struct NI_HV_PT_PORT_STATIC_CFG_t { 126 u32 int_cfg : 4; /* bits 3:0 */ 127 u32 phy_mode : 1; /* bits 4:4 */ 128 u32 rmii_clksrc : 1; /* bits 5:5 */ 129 u32 inv_clk_in : 1; /* bits 6:6 */ 130 u32 inv_clk_out : 1; /* bits 7:7 */ 131 u32 inv_rxclk_out : 1; /* bits 8:8 */ 132 u32 tx_use_gefifo : 1; /* bits 9:9 */ 133 u32 smii_tx_stat : 1; /* bits 10:10 */ 134 u32 crs_polarity : 1; /* bits 11:11 */ 135 u32 lpbk_mode : 2; /* bits 13:12 */ 136 u32 gmii_like_half_duplex_en : 1; /* bits 14:14 */ 137 u32 sup_tx_to_rx_lpbk_data : 1; /* bits 15:15 */ 138 u32 rsrvd1 : 8; 139 u32 mac_addr6 : 8; /* bits 31:24 */ 140}; 141 142struct NI_HV_XRAM_CPUXRAM_CFG_t { 143 u32 rx_0_cpu_pkt_dis : 1; /* bits 0:0 */ 144 u32 rsrvd1 : 8; 145 u32 tx_0_cpu_pkt_dis : 1; /* bits 9:9 */ 146 u32 rsrvd2 : 1; 147 u32 rx_x_drop_err_pkt : 1; /* bits 11:11 */ 148 u32 xram_mgmt_dis_drop_ovsz_pkt : 1; /* bits 12:12 */ 149 u32 xram_mgmt_term_large_pkt : 1; /* bits 13:13 */ 150 u32 xram_mgmt_promisc_mode : 2; /* bits 15:14 */ 151 u32 xram_cntr_debug_mode : 1; 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271}; 272 273struct PER_MDIO_CTRL_t { 274 u32 mdiodone : 1; /* bits 0:0 */ 275 u32 rsrvd1 : 6; 276 u32 mdiostart : 1; /* bits 7:7 */ 277 u32 rsrvd2 : 24; 278}; 279 280struct PER_MDIO_RDDATA_t { 281 u32 mdio_rddata : 16; /* bits 15:0 */ 282 u32 rsrvd1 : 16; 283}; 284 285/* XRAM */ 286 287struct NI_HV_XRAM_CPUXRAM_ADRCFG_RX_t { 288 u32 rx_base_addr : 10; /* bits 9:0 */ 289 u32 rsrvd1 : 6; 290 u32 rx_top_addr : 10; /* bits 25:16 */ 291 u32 rsrvd2 : 6; 292}; 293 294struct NI_HV_XRAM_CPUXRAM_ADRCFG_TX_0_t { 295 u32 tx_base_addr : 10; /* bits 9:0 */ 296 u32 rsrvd1 : 6; 297 u32 tx_top_addr : 10; /* bits 25:16 */ 298 u32 rsrvd2 : 6; 299}; 300 301struct NI_HV_XRAM_CPUXRAM_CPU_STA_RX_0_t { 302 u32 pkt_wr_ptr : 10; /* bits 9:0 */ 303 u32 rsrvd1 : 5; 304 u32 int_colsc_thresh_reached : 1; /* bits 15:15 */ 305 u32 rsrvd2 : 16; 306}; 307 308struct NI_HV_XRAM_CPUXRAM_CPU_CFG_RX_0_t { 309 u32 pkt_rd_ptr : 10; /* bits 9:0 */ 310 u32 rsrvd1 : 22; 311}; 312 313struct NI_HV_XRAM_CPUXRAM_CPU_CFG_TX_0_t { 314 u32 pkt_wr_ptr : 10; /* bits 9:0 */ 315 u32 rsrvd1 : 22; 316}; 317 318struct GLOBAL_GLOBAL_CONFIG_t { 319 u32 rsrvd1 : 4; 320 u32 wd_reset_subsys_enable : 1; /* bits 4:4 */ 321 u32 rsrvd2 : 1; 322 u32 wd_reset_all_blocks : 1; /* bits 6:6 */ 323 u32 wd_reset_remap : 1; /* bits 7:7 */ 324 u32 wd_reset_ext_reset : 1; /* bits 8:8 */ 325 u32 ext_reset : 1; /* bits 9:9 */ 326 u32 cfg_pcie_0_clken : 1; /* bits 10:10 */ 327 u32 cfg_sata_clken : 1; /* bits 11:11 */ 328 u32 cfg_pcie_1_clken : 1; /* bits 12:12 */ 329 u32 rsrvd3 : 1; 330 u32 cfg_pcie_2_clken : 1; /* bits 14:14 */ 331 u32 rsrvd4 : 2; 332 u32 ext_eth_refclk : 1; /* bits 17:17 */ 333 u32 refclk_sel : 2; /* bits 19:18 */ 334 u32 rsrvd5 : 7; 335 u32 l3fe_pd : 1; /* bits 27:27 */ 336 u32 offload0_pd : 1; /* bits 28:28 */ 337 u32 offload1_pd : 1; /* bits 29:29 */ 338 u32 crypto_pd : 1; /* bits 30:30 */ 339 u32 core_pd : 1; /* bits 31:31 */ 340}; 341 342struct GLOBAL_IO_DRIVE_CONTROL_t { 343 u32 gmac_dp : 3; /* bits 2:0 */ 344 u32 gmac_dn : 3; /* bits 5:3 */ 345 u32 gmac_mode : 2; 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