1/****************************************************************************** 2* (c) Copyright 2010-2014 Xilinx, Inc. All rights reserved. 3* 4* This program is free software; you can redistribute it and/or modify 5* it under the terms of the GNU General Public License as published by 6* the Free Software Foundation; either version 2 of the License, or 7* (at your option) any later version. 8* 9* This program is distributed in the hope that it will be useful, 10* but WITHOUT ANY WARRANTY; without even the implied warranty of 11* MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the 12* GNU General Public License for more details. 13* 14* You should have received a copy of the GNU General Public License along 15* with this program; if not, see <http://www.gnu.org/licenses/> 16* 17* 18******************************************************************************/ 19/****************************************************************************/ 20/** 21* 22* @file ps7_init_gpl.c 23* 24* This file is automatically generated 25* 26*****************************************************************************/ 27 28#include "ps7_init_gpl.h" 29 30unsigned long ps7_pll_init_data_3_0[] = { 31 // START: top 32 // .. START: SLCR SETTINGS 33 // .. UNLOCK_KEY = 0XDF0D 34 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 35 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 36 // .. 37 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 38 // .. FINISH: SLCR SETTINGS 39 // .. START: PLL SLCR REGISTERS 40 // .. .. START: ARM PLL INIT 41 // .. .. PLL_RES = 0x2 42 // .. .. ==> 0XF8000110[7:4] = 0x00000002U 43 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 44 // .. .. PLL_CP = 0x2 45 // .. .. ==> 0XF8000110[11:8] = 0x00000002U 46 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 47 // .. .. LOCK_CNT = 0xfa 48 // .. .. ==> 0XF8000110[21:12] = 0x000000FAU 49 // .. .. ==> MASK : 0x003FF000U VAL : 0x000FA000U 50 // .. .. 51 EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U), 52 // .. .. .. START: UPDATE FB_DIV 53 // .. .. .. PLL_FDIV = 0x28 54 // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U 55 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00028000U 56 // .. .. .. 57 EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U), 58 // .. .. .. FINISH: UPDATE FB_DIV 59 // .. .. .. START: BY PASS PLL 60 // .. .. .. PLL_BYPASS_FORCE = 1 61 // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U 62 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 63 // .. .. .. 64 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U), 65 // .. .. .. FINISH: BY PASS PLL 66 // .. .. .. START: ASSERT RESET 67 // .. .. .. PLL_RESET = 1 68 // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U 69 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 70 // .. .. .. 71 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U), 72 // .. .. .. FINISH: ASSERT RESET 73 // .. .. .. START: DEASSERT RESET 74 // .. .. .. PLL_RESET = 0 75 // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U 76 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 77 // .. .. .. 78 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U), 79 // .. .. .. FINISH: DEASSERT RESET 80 // .. .. .. START: CHECK PLL STATUS 81 // .. .. .. ARM_PLL_LOCK = 1 82 // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U 83 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 84 // .. .. .. 85 EMIT_MASKPOLL(0XF800010C, 0x00000001U), 86 // .. .. .. FINISH: CHECK PLL STATUS 87 // .. .. .. START: REMOVE PLL BY PASS 88 // .. .. .. PLL_BYPASS_FORCE = 0 89 // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U 90 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 91 // .. .. .. 92 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U), 93 // .. .. .. FINISH: REMOVE PLL BY PASS 94 // .. .. .. SRCSEL = 0x0 95 // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U 96 // .. .. .. ==> MASK : 0x00000030U VAL : 0x00000000U 97 // .. .. .. DIVISOR = 0x2 98 // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U 99 // .. .. .. ==> MASK : 0x00003F00U VAL : 0x00000200U 100 // .. .. .. CPU_6OR4XCLKACT = 0x1 101 // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U 102 // .. .. .. ==> MASK : 0x01000000U VAL : 0x01000000U 103 // .. .. .. CPU_3OR2XCLKACT = 0x1 104 // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U 105 // .. .. .. ==> MASK : 0x02000000U VAL : 0x02000000U 106 // .. .. .. CPU_2XCLKACT = 0x1 107 // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U 108 // .. .. .. ==> MASK : 0x04000000U VAL : 0x04000000U 109 // .. .. .. CPU_1XCLKACT = 0x1 110 // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U 111 // .. .. .. ==> MASK : 0x08000000U VAL : 0x08000000U 112 // .. .. .. CPU_PERI_CLKACT = 0x1 113 // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U 114 // .. .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 115 // .. .. .. 116 EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U), 117 // .. .. FINISH: ARM PLL INIT 118 // .. .. START: DDR PLL INIT 119 // .. .. PLL_RES = 0x2 120 // .. .. ==> 0XF8000114[7:4] = 0x00000002U 121 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 122 // .. .. PLL_CP = 0x2 123 // .. .. ==> 0XF8000114[11:8] = 0x00000002U 124 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 125 // .. .. LOCK_CNT = 0x12c 126 // .. .. ==> 0XF8000114[21:12] = 0x0000012CU 127 // .. .. ==> MASK : 0x003FF000U VAL : 0x0012C000U 128 // .. .. 129 EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U), 130 // .. .. .. START: UPDATE FB_DIV 131 // .. .. .. PLL_FDIV = 0x20 132 // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U 133 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00020000U 134 // .. .. .. 135 EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U), 136 // .. .. .. FINISH: UPDATE FB_DIV 137 // .. .. .. START: BY PASS PLL 138 // .. .. .. PLL_BYPASS_FORCE = 1 139 // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U 140 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 141 // .. .. .. 142 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U), 143 // .. .. .. FINISH: BY PASS PLL 144 // .. .. .. START: ASSERT RESET 145 // .. .. .. PLL_RESET = 1 146 // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U 147 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 148 // .. .. .. 149 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U), 150 // .. .. .. FINISH: ASSERT RESET 151 // .. .. .. START: DEASSERT RESET 152 // .. .. .. PLL_RESET = 0 153 // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U 154 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 155 // .. .. .. 156 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U), 157 // .. .. .. FINISH: DEASSERT RESET 158 // .. .. .. START: CHECK PLL STATUS 159 // .. .. .. DDR_PLL_LOCK = 1 160 // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U 161 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 162 // .. .. .. 163 EMIT_MASKPOLL(0XF800010C, 0x00000002U), 164 // .. .. .. FINISH: CHECK PLL STATUS 165 // .. .. .. START: REMOVE PLL BY PASS 166 // .. .. .. PLL_BYPASS_FORCE = 0 167 // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U 168 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 169 // .. .. .. 170 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U), 171 // .. .. .. FINISH: REMOVE PLL BY PASS 172 // .. .. .. DDR_3XCLKACT = 0x1 173 // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U 174 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 175 // .. .. .. DDR_2XCLKACT = 0x1 176 // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U 177 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 178 // .. .. .. DDR_3XCLK_DIVISOR = 0x2 179 // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U 180 // .. .. .. ==> MASK : 0x03F00000U VAL : 0x00200000U 181 // .. .. .. DDR_2XCLK_DIVISOR = 0x3 182 // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U 183 // .. .. .. ==> MASK : 0xFC000000U VAL : 0x0C000000U 184 // .. .. .. 185 EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U), 186 // .. .. FINISH: DDR PLL INIT 187 // .. .. START: IO PLL INIT 188 // .. .. PLL_RES = 0xc 189 // .. .. ==> 0XF8000118[7:4] = 0x0000000CU 190 // .. .. ==> MASK : 0x000000F0U VAL : 0x000000C0U 191 // .. .. PLL_CP = 0x2 192 // .. .. ==> 0XF8000118[11:8] = 0x00000002U 193 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 194 // .. .. LOCK_CNT = 0x145 195 // .. .. ==> 0XF8000118[21:12] = 0x00000145U 196 // .. .. ==> MASK : 0x003FF000U VAL : 0x00145000U 197 // .. .. 198 EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U), 199 // .. .. .. START: UPDATE FB_DIV 200 // .. .. .. PLL_FDIV = 0x1e 201 // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU 202 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x0001E000U 203 // .. .. .. 204 EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U), 205 // .. .. .. FINISH: UPDATE FB_DIV 206 // .. .. .. START: BY PASS PLL 207 // .. .. .. PLL_BYPASS_FORCE = 1 208 // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U 209 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 210 // .. .. .. 211 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U), 212 // .. .. .. FINISH: BY PASS PLL 213 // .. .. .. START: ASSERT RESET 214 // .. .. .. PLL_RESET = 1 215 // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U 216 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 217 // .. .. .. 218 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U), 219 // .. .. .. FINISH: ASSERT RESET 220 // .. .. .. START: DEASSERT RESET 221 // .. .. .. PLL_RESET = 0 222 // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U 223 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 224 // .. .. .. 225 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U), 226 // .. .. .. FINISH: DEASSERT RESET 227 // .. .. .. START: CHECK PLL STATUS 228 // .. .. .. IO_PLL_LOCK = 1 229 // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U 230 // .. .. .. ==> MASK : 0x00000004U VAL : 0x00000004U 231 // .. .. .. 232 EMIT_MASKPOLL(0XF800010C, 0x00000004U), 233 // .. .. .. FINISH: CHECK PLL STATUS 234 // .. .. .. START: REMOVE PLL BY PASS 235 // .. .. .. PLL_BYPASS_FORCE = 0 236 // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U 237 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 238 // .. .. .. 239 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U), 240 // .. .. .. FINISH: REMOVE PLL BY PASS 241 // .. .. FINISH: IO PLL INIT 242 // .. FINISH: PLL SLCR REGISTERS 243 // .. START: LOCK IT BACK 244 // .. LOCK_KEY = 0X767B 245 // .. ==> 0XF8000004[15:0] = 0x0000767BU 246 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 247 // .. 248 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 249 // .. FINISH: LOCK IT BACK 250 // FINISH: top 251 // 252 EMIT_EXIT(), 253 254 // 255}; 256 257unsigned long ps7_clock_init_data_3_0[] = { 258 // START: top 259 // .. START: SLCR SETTINGS 260 // .. UNLOCK_KEY = 0XDF0D 261 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 262 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 263 // .. 264 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 265 // .. FINISH: SLCR SETTINGS 266 // .. START: CLOCK CONTROL SLCR REGISTERS 267 // .. CLKACT = 0x1 268 // .. ==> 0XF8000128[0:0] = 0x00000001U 269 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 270 // .. DIVISOR0 = 0xf 271 // .. ==> 0XF8000128[13:8] = 0x0000000FU 272 // .. ==> MASK : 0x00003F00U VAL : 0x00000F00U 273 // .. DIVISOR1 = 0x7 274 // .. ==> 0XF8000128[25:20] = 0x00000007U 275 // .. ==> MASK : 0x03F00000U VAL : 0x00700000U 276 // .. 277 EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00700F01U), 278 // .. CLKACT = 0x1 279 // .. ==> 0XF8000148[0:0] = 0x00000001U 280 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 281 // .. SRCSEL = 0x0 282 // .. ==> 0XF8000148[5:4] = 0x00000000U 283 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 284 // .. DIVISOR = 0xa 285 // .. ==> 0XF8000148[13:8] = 0x0000000AU 286 // .. ==> MASK : 0x00003F00U VAL : 0x00000A00U 287 // .. 288 EMIT_MASKWRITE(0XF8000148, 0x00003F31U ,0x00000A01U), 289 // .. CLKACT0 = 0x0 290 // .. ==> 0XF8000154[0:0] = 0x00000000U 291 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 292 // .. CLKACT1 = 0x1 293 // .. ==> 0XF8000154[1:1] = 0x00000001U 294 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 295 // .. SRCSEL = 0x0 296 // .. ==> 0XF8000154[5:4] = 0x00000000U 297 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 298 // .. DIVISOR = 0x14 299 // .. ==> 0XF8000154[13:8] = 0x00000014U 300 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 301 // .. 302 EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U), 303 // .. CLKACT0 = 0x1 304 // .. ==> 0XF8000158[0:0] = 0x00000001U 305 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 306 // .. CLKACT1 = 0x0 307 // .. ==> 0XF8000158[1:1] = 0x00000000U 308 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 309 // .. SRCSEL = 0x0 310 // .. ==> 0XF8000158[5:4] = 0x00000000U 311 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 312 // .. DIVISOR = 0x6 313 // .. ==> 0XF8000158[13:8] = 0x00000006U 314 // .. ==> MASK : 0x00003F00U VAL : 0x00000600U 315 // .. 316 EMIT_MASKWRITE(0XF8000158, 0x00003F33U ,0x00000601U), 317 // .. CLKACT0 = 0x1 318 // .. ==> 0XF800015C[0:0] = 0x00000001U 319 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 320 // .. CLKACT1 = 0x0 321 // .. ==> 0XF800015C[1:1] = 0x00000000U 322 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 323 // .. SRCSEL = 0x0 324 // .. ==> 0XF800015C[5:4] = 0x00000000U 325 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 326 // .. DIVISOR0 = 0x7 327 // .. ==> 0XF800015C[13:8] = 0x00000007U 328 // .. ==> MASK : 0x00003F00U VAL : 0x00000700U 329 // .. DIVISOR1 = 0x6 330 // .. ==> 0XF800015C[25:20] = 0x00000006U 331 // .. ==> MASK : 0x03F00000U VAL : 0x00600000U 332 // .. 333 EMIT_MASKWRITE(0XF800015C, 0x03F03F33U ,0x00600701U), 334 // .. CAN0_MUX = 0x0 335 // .. ==> 0XF8000160[5:0] = 0x00000000U 336 // .. ==> MASK : 0x0000003FU VAL : 0x00000000U 337 // .. CAN0_REF_SEL = 0x0 338 // .. ==> 0XF8000160[6:6] = 0x00000000U 339 // .. ==> MASK : 0x00000040U VAL : 0x00000000U 340 // .. CAN1_MUX = 0x0 341 // .. ==> 0XF8000160[21:16] = 0x00000000U 342 // .. ==> MASK : 0x003F0000U VAL : 0x00000000U 343 // .. CAN1_REF_SEL = 0x0 344 // .. ==> 0XF8000160[22:22] = 0x00000000U 345 // .. ==> MASK : 0x00400000U VAL : 0x00000000U 346 // .. 347 EMIT_MASKWRITE(0XF8000160, 0x007F007FU ,0x00000000U), 348 // .. .. START: TRACE CLOCK 349 // .. .. FINISH: TRACE CLOCK 350 // .. .. CLKACT = 0x1 351 // .. .. ==> 0XF8000168[0:0] = 0x00000001U 352 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 353 // .. .. SRCSEL = 0x0 354 // .. .. ==> 0XF8000168[5:4] = 0x00000000U 355 // .. .. ==> MASK : 0x00000030U VAL : 0x00000000U 356 // .. .. DIVISOR = 0x5 357 // .. .. ==> 0XF8000168[13:8] = 0x00000005U 358 // .. .. ==> MASK : 0x00003F00U VAL : 0x00000500U 359 // .. .. 360 EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U), 361 // .. .. SRCSEL = 0x0 362 // .. .. ==> 0XF8000170[5:4] = 0x00000000U 363 // .. .. ==> MASK : 0x00000030U VAL : 0x00000000U 364 // .. .. DIVISOR0 = 0x5 365 // .. .. ==> 0XF8000170[13:8] = 0x00000005U 366 // .. .. ==> MASK : 0x00003F00U VAL : 0x00000500U 367 // .. .. DIVISOR1 = 0x4 368 // .. .. ==> 0XF8000170[25:20] = 0x00000004U 369 // .. .. ==> MASK : 0x03F00000U VAL : 0x00400000U 370 // .. .. 371 EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00400500U), 372 // .. .. CLK_621_TRUE = 0x1 373 // .. .. ==> 0XF80001C4[0:0] = 0x00000001U 374 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 375 // .. .. 376 EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U), 377 // .. .. DMA_CPU_2XCLKACT = 0x1 378 // .. .. ==> 0XF800012C[0:0] = 0x00000001U 379 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 380 // .. .. USB0_CPU_1XCLKACT = 0x1 381 // .. .. ==> 0XF800012C[2:2] = 0x00000001U 382 // .. .. ==> MASK : 0x00000004U VAL : 0x00000004U 383 // .. .. USB1_CPU_1XCLKACT = 0x1 384 // .. .. ==> 0XF800012C[3:3] = 0x00000001U 385 // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U 386 // .. .. GEM0_CPU_1XCLKACT = 0x0 387 // .. .. ==> 0XF800012C[6:6] = 0x00000000U 388 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U 389 // .. .. GEM1_CPU_1XCLKACT = 0x0 390 // .. .. ==> 0XF800012C[7:7] = 0x00000000U 391 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U 392 // .. .. SDI0_CPU_1XCLKACT = 0x0 393 // .. .. ==> 0XF800012C[10:10] = 0x00000000U 394 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 395 // .. .. SDI1_CPU_1XCLKACT = 0x0 396 // .. .. ==> 0XF800012C[11:11] = 0x00000000U 397 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 398 // .. .. SPI0_CPU_1XCLKACT = 0x1 399 // .. .. ==> 0XF800012C[14:14] = 0x00000001U 400 // .. .. ==> MASK : 0x00004000U VAL : 0x00004000U 401 // .. .. SPI1_CPU_1XCLKACT = 0x0 402 // .. .. ==> 0XF800012C[15:15] = 0x00000000U 403 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 404 // .. .. CAN0_CPU_1XCLKACT = 0x1 405 // .. .. ==> 0XF800012C[16:16] = 0x00000001U 406 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U 407 // .. .. CAN1_CPU_1XCLKACT = 0x0 408 // .. .. ==> 0XF800012C[17:17] = 0x00000000U 409 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 410 // .. .. I2C0_CPU_1XCLKACT = 0x1 411 // .. .. ==> 0XF800012C[18:18] = 0x00000001U 412 // .. .. ==> MASK : 0x00040000U VAL : 0x00040000U 413 // .. .. I2C1_CPU_1XCLKACT = 0x1 414 // .. .. ==> 0XF800012C[19:19] = 0x00000001U 415 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 416 // .. .. UART0_CPU_1XCLKACT = 0x0 417 // .. .. ==> 0XF800012C[20:20] = 0x00000000U 418 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U 419 // .. .. UART1_CPU_1XCLKACT = 0x1 420 // .. .. ==> 0XF800012C[21:21] = 0x00000001U 421 // .. .. ==> MASK : 0x00200000U VAL : 0x00200000U 422 // .. .. GPIO_CPU_1XCLKACT = 0x1 423 // .. .. ==> 0XF800012C[22:22] = 0x00000001U 424 // .. .. ==> MASK : 0x00400000U VAL : 0x00400000U 425 // .. .. LQSPI_CPU_1XCLKACT = 0x0 426 // .. .. ==> 0XF800012C[23:23] = 0x00000000U 427 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U 428 // .. .. SMC_CPU_1XCLKACT = 0x1 429 // .. .. ==> 0XF800012C[24:24] = 0x00000001U 430 // .. .. ==> MASK : 0x01000000U VAL : 0x01000000U 431 // .. .. 432 EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x016D400DU), 433 // .. .. SEL = 0x0 434 // .. .. ==> 0XF8000304[0:0] = 0x00000000U 435 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 436 // .. .. 437 EMIT_MASKWRITE(0XF8000304, 0x00000001U ,0x00000000U), 438 // .. FINISH: CLOCK CONTROL SLCR REGISTERS 439 // .. START: THIS SHOULD BE BLANK 440 // .. FINISH: THIS SHOULD BE BLANK 441 // .. START: LOCK IT BACK 442 // .. LOCK_KEY = 0X767B 443 // .. ==> 0XF8000004[15:0] = 0x0000767BU 444 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 445 // .. 446 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 447 // .. FINISH: LOCK IT BACK 448 // FINISH: top 449 // 450 EMIT_EXIT(), 451 452 // 453}; 454 455unsigned long ps7_ddr_init_data_3_0[] = { 456 // START: top 457 // .. START: DDR INITIALIZATION 458 // .. .. START: LOCK DDR 459 // .. .. reg_ddrc_soft_rstb = 0 460 // .. .. ==> 0XF8006000[0:0] = 0x00000000U 461 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 462 // .. .. reg_ddrc_powerdown_en = 0x0 463 // .. .. ==> 0XF8006000[1:1] = 0x00000000U 464 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 465 // .. .. reg_ddrc_data_bus_width = 0x0 466 // .. .. ==> 0XF8006000[3:2] = 0x00000000U 467 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U 468 // .. .. reg_ddrc_burst8_refresh = 0x0 469 // .. .. ==> 0XF8006000[6:4] = 0x00000000U 470 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U 471 // .. .. reg_ddrc_rdwr_idle_gap = 0x1 472 // .. .. ==> 0XF8006000[13:7] = 0x00000001U 473 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U 474 // .. .. reg_ddrc_dis_rd_bypass = 0x0 475 // .. .. ==> 0XF8006000[14:14] = 0x00000000U 476 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U 477 // .. .. reg_ddrc_dis_act_bypass = 0x0 478 // .. .. ==> 0XF8006000[15:15] = 0x00000000U 479 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 480 // .. .. reg_ddrc_dis_auto_refresh = 0x0 481 // .. .. ==> 0XF8006000[16:16] = 0x00000000U 482 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 483 // .. .. 484 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U), 485 // .. .. FINISH: LOCK DDR 486 // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81 487 // .. .. ==> 0XF8006004[11:0] = 0x00000081U 488 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000081U 489 // .. .. reserved_reg_ddrc_active_ranks = 0x1 490 // .. .. ==> 0XF8006004[13:12] = 0x00000001U 491 // .. .. ==> MASK : 0x00003000U VAL : 0x00001000U 492 // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0 493 // .. .. ==> 0XF8006004[18:14] = 0x00000000U 494 // .. .. ==> MASK : 0x0007C000U VAL : 0x00000000U 495 // .. .. 496 EMIT_MASKWRITE(0XF8006004, 0x0007FFFFU ,0x00001081U), 497 // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf 498 // .. .. ==> 0XF8006008[10:0] = 0x0000000FU 499 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000000FU 500 // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf 501 // .. .. ==> 0XF8006008[21:11] = 0x0000000FU 502 // .. .. ==> MASK : 0x003FF800U VAL : 0x00007800U 503 // .. .. reg_ddrc_hpr_xact_run_length = 0xf 504 // .. .. ==> 0XF8006008[25:22] = 0x0000000FU 505 // .. .. ==> MASK : 0x03C00000U VAL : 0x03C00000U 506 // .. .. 507 EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU), 508 // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1 509 // .. .. ==> 0XF800600C[10:0] = 0x00000001U 510 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U 511 // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2 512 // .. .. ==> 0XF800600C[21:11] = 0x00000002U 513 // .. .. ==> MASK : 0x003FF800U VAL : 0x00001000U 514 // .. .. reg_ddrc_lpr_xact_run_length = 0x8 515 // .. .. ==> 0XF800600C[25:22] = 0x00000008U 516 // .. .. ==> MASK : 0x03C00000U VAL : 0x02000000U 517 // .. .. 518 EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U), 519 // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1 520 // .. .. ==> 0XF8006010[10:0] = 0x00000001U 521 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U 522 // .. .. reg_ddrc_w_xact_run_length = 0x8 523 // .. .. ==> 0XF8006010[14:11] = 0x00000008U 524 // .. .. ==> MASK : 0x00007800U VAL : 0x00004000U 525 // .. .. reg_ddrc_w_max_starve_x32 = 0x2 526 // .. .. ==> 0XF8006010[25:15] = 0x00000002U 527 // .. .. ==> MASK : 0x03FF8000U VAL : 0x00010000U 528 // .. .. 529 EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U), 530 // .. .. reg_ddrc_t_rc = 0x1b 531 // .. .. ==> 0XF8006014[5:0] = 0x0000001BU 532 // .. .. ==> MASK : 0x0000003FU VAL : 0x0000001BU 533 // .. .. reg_ddrc_t_rfc_min = 0x56 534 // .. .. ==> 0XF8006014[13:6] = 0x00000056U 535 // .. .. ==> MASK : 0x00003FC0U VAL : 0x00001580U 536 // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10 537 // .. .. ==> 0XF8006014[20:14] = 0x00000010U 538 // .. .. ==> MASK : 0x001FC000U VAL : 0x00040000U 539 // .. .. 540 EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004159BU), 541 // .. .. reg_ddrc_wr2pre = 0x12 542 // .. .. ==> 0XF8006018[4:0] = 0x00000012U 543 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000012U 544 // .. .. reg_ddrc_powerdown_to_x32 = 0x6 545 // .. .. ==> 0XF8006018[9:5] = 0x00000006U 546 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000C0U 547 // .. .. reg_ddrc_t_faw = 0xe 548 // .. .. ==> 0XF8006018[15:10] = 0x0000000EU 549 // .. .. ==> MASK : 0x0000FC00U VAL : 0x00003800U 550 // .. .. reg_ddrc_t_ras_max = 0x24 551 // .. .. ==> 0XF8006018[21:16] = 0x00000024U 552 // .. .. ==> MASK : 0x003F0000U VAL : 0x00240000U 553 // .. .. reg_ddrc_t_ras_min = 0x13 554 // .. .. ==> 0XF8006018[26:22] = 0x00000013U 555 // .. .. ==> MASK : 0x07C00000U VAL : 0x04C00000U 556 // .. .. reg_ddrc_t_cke = 0x4 557 // .. .. ==> 0XF8006018[31:28] = 0x00000004U 558 // .. .. ==> MASK : 0xF0000000U VAL : 0x40000000U 559 // .. .. 560 EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x44E438D2U), 561 // .. .. reg_ddrc_write_latency = 0x5 562 // .. .. ==> 0XF800601C[4:0] = 0x00000005U 563 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000005U 564 // .. .. reg_ddrc_rd2wr = 0x7 565 // .. .. ==> 0XF800601C[9:5] = 0x00000007U 566 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000E0U 567 // .. .. reg_ddrc_wr2rd = 0xe 568 // .. .. ==> 0XF800601C[14:10] = 0x0000000EU 569 // .. .. ==> MASK : 0x00007C00U VAL : 0x00003800U 570 // .. .. reg_ddrc_t_xp = 0x4 571 // .. .. ==> 0XF800601C[19:15] = 0x00000004U 572 // .. .. ==> MASK : 0x000F8000U VAL : 0x00020000U 573 // .. .. reg_ddrc_pad_pd = 0x0 574 // .. .. ==> 0XF800601C[22:20] = 0x00000000U 575 // .. .. ==> MASK : 0x00700000U VAL : 0x00000000U 576 // .. .. reg_ddrc_rd2pre = 0x4 577 // .. .. ==> 0XF800601C[27:23] = 0x00000004U 578 // .. .. ==> MASK : 0x0F800000U VAL : 0x02000000U 579 // .. .. reg_ddrc_t_rcd = 0x7 580 // .. .. ==> 0XF800601C[31:28] = 0x00000007U 581 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U 582 // .. .. 583 EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U), 584 // .. .. reg_ddrc_t_ccd = 0x4 585 // .. .. ==> 0XF8006020[4:2] = 0x00000004U 586 // .. .. ==> MASK : 0x0000001CU VAL : 0x00000010U 587 // .. .. reg_ddrc_t_rrd = 0x4 588 // .. .. ==> 0XF8006020[7:5] = 0x00000004U 589 // .. .. ==> MASK : 0x000000E0U VAL : 0x00000080U 590 // .. .. reg_ddrc_refresh_margin = 0x2 591 // .. .. ==> 0XF8006020[11:8] = 0x00000002U 592 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 593 // .. .. reg_ddrc_t_rp = 0x7 594 // .. .. ==> 0XF8006020[15:12] = 0x00000007U 595 // .. .. ==> MASK : 0x0000F000U VAL : 0x00007000U 596 // .. .. reg_ddrc_refresh_to_x32 = 0x8 597 // .. .. ==> 0XF8006020[20:16] = 0x00000008U 598 // .. .. ==> MASK : 0x001F0000U VAL : 0x00080000U 599 // .. .. reg_ddrc_mobile = 0x0 600 // .. .. ==> 0XF8006020[22:22] = 0x00000000U 601 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U 602 // .. .. reg_ddrc_en_dfi_dram_clk_disable = 0x0 603 // .. .. ==> 0XF8006020[23:23] = 0x00000000U 604 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U 605 // .. .. reg_ddrc_read_latency = 0x7 606 // .. .. ==> 0XF8006020[28:24] = 0x00000007U 607 // .. .. ==> MASK : 0x1F000000U VAL : 0x07000000U 608 // .. .. reg_phy_mode_ddr1_ddr2 = 0x1 609 // .. .. ==> 0XF8006020[29:29] = 0x00000001U 610 // .. .. ==> MASK : 0x20000000U VAL : 0x20000000U 611 // .. .. reg_ddrc_dis_pad_pd = 0x0 612 // .. .. ==> 0XF8006020[30:30] = 0x00000000U 613 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U 614 // .. .. 615 EMIT_MASKWRITE(0XF8006020, 0x7FDFFFFCU ,0x27087290U), 616 // .. .. reg_ddrc_en_2t_timing_mode = 0x0 617 // .. .. ==> 0XF8006024[0:0] = 0x00000000U 618 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 619 // .. .. reg_ddrc_prefer_write = 0x0 620 // .. .. ==> 0XF8006024[1:1] = 0x00000000U 621 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 622 // .. .. reg_ddrc_mr_wr = 0x0 623 // .. .. ==> 0XF8006024[6:6] = 0x00000000U 624 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U 625 // .. .. reg_ddrc_mr_addr = 0x0 626 // .. .. ==> 0XF8006024[8:7] = 0x00000000U 627 // .. .. ==> MASK : 0x00000180U VAL : 0x00000000U 628 // .. .. reg_ddrc_mr_data = 0x0 629 // .. .. ==> 0XF8006024[24:9] = 0x00000000U 630 // .. .. ==> MASK : 0x01FFFE00U VAL : 0x00000000U 631 // .. .. ddrc_reg_mr_wr_busy = 0x0 632 // .. .. ==> 0XF8006024[25:25] = 0x00000000U 633 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 634 // .. .. reg_ddrc_mr_type = 0x0 635 // .. .. ==> 0XF8006024[26:26] = 0x00000000U 636 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U 637 // .. .. reg_ddrc_mr_rdata_valid = 0x0 638 // .. .. ==> 0XF8006024[27:27] = 0x00000000U 639 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U 640 // .. .. 641 EMIT_MASKWRITE(0XF8006024, 0x0FFFFFC3U ,0x00000000U), 642 // .. .. reg_ddrc_final_wait_x32 = 0x7 643 // .. .. ==> 0XF8006028[6:0] = 0x00000007U 644 // .. .. ==> MASK : 0x0000007FU VAL : 0x00000007U 645 // .. .. reg_ddrc_pre_ocd_x32 = 0x0 646 // .. .. ==> 0XF8006028[10:7] = 0x00000000U 647 // .. .. ==> MASK : 0x00000780U VAL : 0x00000000U 648 // .. .. reg_ddrc_t_mrd = 0x4 649 // .. .. ==> 0XF8006028[13:11] = 0x00000004U 650 // .. .. ==> MASK : 0x00003800U VAL : 0x00002000U 651 // .. .. 652 EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U), 653 // .. .. reg_ddrc_emr2 = 0x8 654 // .. .. ==> 0XF800602C[15:0] = 0x00000008U 655 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000008U 656 // .. .. reg_ddrc_emr3 = 0x0 657 // .. .. ==> 0XF800602C[31:16] = 0x00000000U 658 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00000000U 659 // .. .. 660 EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U), 661 // .. .. reg_ddrc_mr = 0x930 662 // .. .. ==> 0XF8006030[15:0] = 0x00000930U 663 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000930U 664 // .. .. reg_ddrc_emr = 0x4 665 // .. .. ==> 0XF8006030[31:16] = 0x00000004U 666 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00040000U 667 // .. .. 668 EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U), 669 // .. .. reg_ddrc_burst_rdwr = 0x4 670 // .. .. ==> 0XF8006034[3:0] = 0x00000004U 671 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000004U 672 // .. .. reg_ddrc_pre_cke_x1024 = 0x16d 673 // .. .. ==> 0XF8006034[13:4] = 0x0000016DU 674 // .. .. ==> MASK : 0x00003FF0U VAL : 0x000016D0U 675 // .. .. reg_ddrc_post_cke_x1024 = 0x1 676 // .. .. ==> 0XF8006034[25:16] = 0x00000001U 677 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00010000U 678 // .. .. reg_ddrc_burstchop = 0x0 679 // .. .. ==> 0XF8006034[28:28] = 0x00000000U 680 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U 681 // .. .. 682 EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x000116D4U), 683 // .. .. reg_ddrc_force_low_pri_n = 0x0 684 // .. .. ==> 0XF8006038[0:0] = 0x00000000U 685 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 686 // .. .. reg_ddrc_dis_dq = 0x0 687 // .. .. ==> 0XF8006038[1:1] = 0x00000000U 688 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 689 // .. .. 690 EMIT_MASKWRITE(0XF8006038, 0x00000003U ,0x00000000U), 691 // .. .. reg_ddrc_addrmap_bank_b0 = 0x7 692 // .. .. ==> 0XF800603C[3:0] = 0x00000007U 693 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000007U 694 // .. .. reg_ddrc_addrmap_bank_b1 = 0x7 695 // .. .. ==> 0XF800603C[7:4] = 0x00000007U 696 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000070U 697 // .. .. reg_ddrc_addrmap_bank_b2 = 0x7 698 // .. .. ==> 0XF800603C[11:8] = 0x00000007U 699 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000700U 700 // .. .. reg_ddrc_addrmap_col_b5 = 0x0 701 // .. .. ==> 0XF800603C[15:12] = 0x00000000U 702 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U 703 // .. .. reg_ddrc_addrmap_col_b6 = 0x0 704 // .. .. ==> 0XF800603C[19:16] = 0x00000000U 705 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U 706 // .. .. 707 EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U), 708 // .. .. reg_ddrc_addrmap_col_b2 = 0x0 709 // .. .. ==> 0XF8006040[3:0] = 0x00000000U 710 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 711 // .. .. reg_ddrc_addrmap_col_b3 = 0x0 712 // .. .. ==> 0XF8006040[7:4] = 0x00000000U 713 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 714 // .. .. reg_ddrc_addrmap_col_b4 = 0x0 715 // .. .. ==> 0XF8006040[11:8] = 0x00000000U 716 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U 717 // .. .. reg_ddrc_addrmap_col_b7 = 0x0 718 // .. .. ==> 0XF8006040[15:12] = 0x00000000U 719 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U 720 // .. .. reg_ddrc_addrmap_col_b8 = 0x0 721 // .. .. ==> 0XF8006040[19:16] = 0x00000000U 722 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U 723 // .. .. reg_ddrc_addrmap_col_b9 = 0xf 724 // .. .. ==> 0XF8006040[23:20] = 0x0000000FU 725 // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U 726 // .. .. reg_ddrc_addrmap_col_b10 = 0xf 727 // .. .. ==> 0XF8006040[27:24] = 0x0000000FU 728 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U 729 // .. .. reg_ddrc_addrmap_col_b11 = 0xf 730 // .. .. ==> 0XF8006040[31:28] = 0x0000000FU 731 // .. .. ==> MASK : 0xF0000000U VAL : 0xF0000000U 732 // .. .. 733 EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U), 734 // .. .. reg_ddrc_addrmap_row_b0 = 0x6 735 // .. .. ==> 0XF8006044[3:0] = 0x00000006U 736 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000006U 737 // .. .. reg_ddrc_addrmap_row_b1 = 0x6 738 // .. .. ==> 0XF8006044[7:4] = 0x00000006U 739 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000060U 740 // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6 741 // .. .. ==> 0XF8006044[11:8] = 0x00000006U 742 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000600U 743 // .. .. reg_ddrc_addrmap_row_b12 = 0x6 744 // .. .. ==> 0XF8006044[15:12] = 0x00000006U 745 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U 746 // .. .. reg_ddrc_addrmap_row_b13 = 0x6 747 // .. .. ==> 0XF8006044[19:16] = 0x00000006U 748 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U 749 // .. .. reg_ddrc_addrmap_row_b14 = 0x6 750 // .. .. ==> 0XF8006044[23:20] = 0x00000006U 751 // .. .. ==> MASK : 0x00F00000U VAL : 0x00600000U 752 // .. .. reg_ddrc_addrmap_row_b15 = 0xf 753 // .. .. ==> 0XF8006044[27:24] = 0x0000000FU 754 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U 755 // .. .. 756 EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U), 757 // .. .. reg_phy_rd_local_odt = 0x0 758 // .. .. ==> 0XF8006048[13:12] = 0x00000000U 759 // .. .. ==> MASK : 0x00003000U VAL : 0x00000000U 760 // .. .. reg_phy_wr_local_odt = 0x3 761 // .. .. ==> 0XF8006048[15:14] = 0x00000003U 762 // .. .. ==> MASK : 0x0000C000U VAL : 0x0000C000U 763 // .. .. reg_phy_idle_local_odt = 0x3 764 // .. .. ==> 0XF8006048[17:16] = 0x00000003U 765 // .. .. ==> MASK : 0x00030000U VAL : 0x00030000U 766 // .. .. reserved_reg_ddrc_rank0_wr_odt = 0x1 767 // .. .. ==> 0XF8006048[5:3] = 0x00000001U 768 // .. .. ==> MASK : 0x00000038U VAL : 0x00000008U 769 // .. .. reserved_reg_ddrc_rank0_rd_odt = 0x0 770 // .. .. ==> 0XF8006048[2:0] = 0x00000000U 771 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U 772 // .. .. 773 EMIT_MASKWRITE(0XF8006048, 0x0003F03FU ,0x0003C008U), 774 // .. .. reg_phy_rd_cmd_to_data = 0x0 775 // .. .. ==> 0XF8006050[3:0] = 0x00000000U 776 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 777 // .. .. reg_phy_wr_cmd_to_data = 0x0 778 // .. .. ==> 0XF8006050[7:4] = 0x00000000U 779 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 780 // .. .. reg_phy_rdc_we_to_re_delay = 0x8 781 // .. .. ==> 0XF8006050[11:8] = 0x00000008U 782 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000800U 783 // .. .. reg_phy_rdc_fifo_rst_disable = 0x0 784 // .. .. ==> 0XF8006050[15:15] = 0x00000000U 785 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 786 // .. .. reg_phy_use_fixed_re = 0x1 787 // .. .. ==> 0XF8006050[16:16] = 0x00000001U 788 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U 789 // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0 790 // .. .. ==> 0XF8006050[17:17] = 0x00000000U 791 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 792 // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0 793 // .. .. ==> 0XF8006050[18:18] = 0x00000000U 794 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 795 // .. .. reg_phy_clk_stall_level = 0x0 796 // .. .. ==> 0XF8006050[19:19] = 0x00000000U 797 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 798 // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7 799 // .. .. ==> 0XF8006050[27:24] = 0x00000007U 800 // .. .. ==> MASK : 0x0F000000U VAL : 0x07000000U 801 // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7 802 // .. .. ==> 0XF8006050[31:28] = 0x00000007U 803 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U 804 // .. .. 805 EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U), 806 // .. .. reg_ddrc_dis_dll_calib = 0x0 807 // .. .. ==> 0XF8006058[16:16] = 0x00000000U 808 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 809 // .. .. 810 EMIT_MASKWRITE(0XF8006058, 0x00010000U ,0x00000000U), 811 // .. .. reg_ddrc_rd_odt_delay = 0x3 812 // .. .. ==> 0XF800605C[3:0] = 0x00000003U 813 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000003U 814 // .. .. reg_ddrc_wr_odt_delay = 0x0 815 // .. .. ==> 0XF800605C[7:4] = 0x00000000U 816 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 817 // .. .. reg_ddrc_rd_odt_hold = 0x0 818 // .. .. ==> 0XF800605C[11:8] = 0x00000000U 819 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U 820 // .. .. reg_ddrc_wr_odt_hold = 0x5 821 // .. .. ==> 0XF800605C[15:12] = 0x00000005U 822 // .. .. ==> MASK : 0x0000F000U VAL : 0x00005000U 823 // .. .. 824 EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U), 825 // .. .. reg_ddrc_pageclose = 0x0 826 // .. .. ==> 0XF8006060[0:0] = 0x00000000U 827 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 828 // .. .. reg_ddrc_lpr_num_entries = 0x1f 829 // .. .. ==> 0XF8006060[6:1] = 0x0000001FU 830 // .. .. ==> MASK : 0x0000007EU VAL : 0x0000003EU 831 // .. .. reg_ddrc_auto_pre_en = 0x0 832 // .. .. ==> 0XF8006060[7:7] = 0x00000000U 833 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U 834 // .. .. reg_ddrc_refresh_update_level = 0x0 835 // .. .. ==> 0XF8006060[8:8] = 0x00000000U 836 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 837 // .. .. reg_ddrc_dis_wc = 0x0 838 // .. .. ==> 0XF8006060[9:9] = 0x00000000U 839 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U 840 // .. .. reg_ddrc_dis_collision_page_opt = 0x0 841 // .. .. ==> 0XF8006060[10:10] = 0x00000000U 842 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 843 // .. .. reg_ddrc_selfref_en = 0x0 844 // .. .. ==> 0XF8006060[12:12] = 0x00000000U 845 // .. .. ==> MASK : 0x00001000U VAL : 0x00000000U 846 // .. .. 847 EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU), 848 // .. .. reg_ddrc_go2critical_hysteresis = 0x0 849 // .. .. ==> 0XF8006064[12:5] = 0x00000000U 850 // .. .. ==> MASK : 0x00001FE0U VAL : 0x00000000U 851 // .. .. reg_arb_go2critical_en = 0x1 852 // .. .. ==> 0XF8006064[17:17] = 0x00000001U 853 // .. .. ==> MASK : 0x00020000U VAL : 0x00020000U 854 // .. .. 855 EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U), 856 // .. .. reg_ddrc_wrlvl_ww = 0x41 857 // .. .. ==> 0XF8006068[7:0] = 0x00000041U 858 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000041U 859 // .. .. reg_ddrc_rdlvl_rr = 0x41 860 // .. .. ==> 0XF8006068[15:8] = 0x00000041U 861 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00004100U 862 // .. .. reg_ddrc_dfi_t_wlmrd = 0x28 863 // .. .. ==> 0XF8006068[25:16] = 0x00000028U 864 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00280000U 865 // .. .. 866 EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U), 867 // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10 868 // .. .. ==> 0XF800606C[7:0] = 0x00000010U 869 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000010U 870 // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16 871 // .. .. ==> 0XF800606C[15:8] = 0x00000016U 872 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00001600U 873 // .. .. 874 EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U), 875 // .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1 876 // .. .. ==> 0XF8006078[3:0] = 0x00000001U 877 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000001U 878 // .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1 879 // .. .. ==> 0XF8006078[7:4] = 0x00000001U 880 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000010U 881 // .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1 882 // .. .. ==> 0XF8006078[11:8] = 0x00000001U 883 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000100U 884 // .. .. reg_ddrc_t_cksre = 0x6 885 // .. .. ==> 0XF8006078[15:12] = 0x00000006U 886 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U 887 // .. .. reg_ddrc_t_cksrx = 0x6 888 // .. .. ==> 0XF8006078[19:16] = 0x00000006U 889 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U 890 // .. .. reg_ddrc_t_ckesr = 0x4 891 // .. .. ==> 0XF8006078[25:20] = 0x00000004U 892 // .. .. ==> MASK : 0x03F00000U VAL : 0x00400000U 893 // .. .. 894 EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU ,0x00466111U), 895 // .. .. reg_ddrc_t_ckpde = 0x2 896 // .. .. ==> 0XF800607C[3:0] = 0x00000002U 897 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000002U 898 // .. .. reg_ddrc_t_ckpdx = 0x2 899 // .. .. ==> 0XF800607C[7:4] = 0x00000002U 900 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 901 // .. .. reg_ddrc_t_ckdpde = 0x2 902 // .. .. ==> 0XF800607C[11:8] = 0x00000002U 903 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 904 // .. .. reg_ddrc_t_ckdpdx = 0x2 905 // .. .. ==> 0XF800607C[15:12] = 0x00000002U 906 // .. .. ==> MASK : 0x0000F000U VAL : 0x00002000U 907 // .. .. reg_ddrc_t_ckcsx = 0x3 908 // .. .. ==> 0XF800607C[19:16] = 0x00000003U 909 // .. .. ==> MASK : 0x000F0000U VAL : 0x00030000U 910 // .. .. 911 EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU ,0x00032222U), 912 // .. .. reg_ddrc_dis_auto_zq = 0x0 913 // .. .. ==> 0XF80060A4[0:0] = 0x00000000U 914 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 915 // .. .. reg_ddrc_ddr3 = 0x1 916 // .. .. ==> 0XF80060A4[1:1] = 0x00000001U 917 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 918 // .. .. reg_ddrc_t_mod = 0x200 919 // .. .. ==> 0XF80060A4[11:2] = 0x00000200U 920 // .. .. ==> MASK : 0x00000FFCU VAL : 0x00000800U 921 // .. .. reg_ddrc_t_zq_long_nop = 0x200 922 // .. .. ==> 0XF80060A4[21:12] = 0x00000200U 923 // .. .. ==> MASK : 0x003FF000U VAL : 0x00200000U 924 // .. .. reg_ddrc_t_zq_short_nop = 0x40 925 // .. .. ==> 0XF80060A4[31:22] = 0x00000040U 926 // .. .. ==> MASK : 0xFFC00000U VAL : 0x10000000U 927 // .. .. 928 EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U), 929 // .. .. t_zq_short_interval_x1024 = 0xcb73 930 // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U 931 // .. .. ==> MASK : 0x000FFFFFU VAL : 0x0000CB73U 932 // .. .. dram_rstn_x1024 = 0x69 933 // .. .. ==> 0XF80060A8[27:20] = 0x00000069U 934 // .. .. ==> MASK : 0x0FF00000U VAL : 0x06900000U 935 // .. .. 936 EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U), 937 // .. .. deeppowerdown_en = 0x0 938 // .. .. ==> 0XF80060AC[0:0] = 0x00000000U 939 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 940 // .. .. deeppowerdown_to_x1024 = 0xff 941 // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU 942 // .. .. ==> MASK : 0x000001FEU VAL : 0x000001FEU 943 // .. .. 944 EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU), 945 // .. .. dfi_wrlvl_max_x1024 = 0xfff 946 // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU 947 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000FFFU 948 // .. .. dfi_rdlvl_max_x1024 = 0xfff 949 // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU 950 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00FFF000U 951 // .. .. ddrc_reg_twrlvl_max_error = 0x0 952 // .. .. ==> 0XF80060B0[24:24] = 0x00000000U 953 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U 954 // .. .. ddrc_reg_trdlvl_max_error = 0x0 955 // .. .. ==> 0XF80060B0[25:25] = 0x00000000U 956 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 957 // .. .. reg_ddrc_dfi_wr_level_en = 0x1 958 // .. .. ==> 0XF80060B0[26:26] = 0x00000001U 959 // .. .. ==> MASK : 0x04000000U VAL : 0x04000000U 960 // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1 961 // .. .. ==> 0XF80060B0[27:27] = 0x00000001U 962 // .. .. ==> MASK : 0x08000000U VAL : 0x08000000U 963 // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1 964 // .. .. ==> 0XF80060B0[28:28] = 0x00000001U 965 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 966 // .. .. 967 EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU), 968 // .. .. reg_ddrc_skip_ocd = 0x1 969 // .. .. ==> 0XF80060B4[9:9] = 0x00000001U 970 // .. .. ==> MASK : 0x00000200U VAL : 0x00000200U 971 // .. .. 972 EMIT_MASKWRITE(0XF80060B4, 0x00000200U ,0x00000200U), 973 // .. .. reg_ddrc_dfi_t_rddata_en = 0x6 974 // .. .. ==> 0XF80060B8[4:0] = 0x00000006U 975 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000006U 976 // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3 977 // .. .. ==> 0XF80060B8[14:5] = 0x00000003U 978 // .. .. ==> MASK : 0x00007FE0U VAL : 0x00000060U 979 // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40 980 // .. .. ==> 0XF80060B8[24:15] = 0x00000040U 981 // .. .. ==> MASK : 0x01FF8000U VAL : 0x00200000U 982 // .. .. 983 EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U), 984 // .. .. START: RESET ECC ERROR 985 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1 986 // .. .. ==> 0XF80060C4[0:0] = 0x00000001U 987 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 988 // .. .. Clear_Correctable_DRAM_ECC_error = 1 989 // .. .. ==> 0XF80060C4[1:1] = 0x00000001U 990 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 991 // .. .. 992 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U), 993 // .. .. FINISH: RESET ECC ERROR 994 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0 995 // .. .. ==> 0XF80060C4[0:0] = 0x00000000U 996 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 997 // .. .. Clear_Correctable_DRAM_ECC_error = 0x0 998 // .. .. ==> 0XF80060C4[1:1] = 0x00000000U 999 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 1000 // .. ..
1001 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U), 1002 // .. .. CORR_ECC_LOG_VALID = 0x0 1003 // .. .. ==> 0XF80060C8[0:0] = 0x00000000U 1004 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 1005 // .. .. ECC_CORRECTED_BIT_NUM = 0x0 1006 // .. .. ==> 0XF80060C8[7:1] = 0x00000000U 1007 // .. .. ==> MASK : 0x000000FEU VAL : 0x00000000U 1008 // .. .. 1009 EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U), 1010 // .. .. UNCORR_ECC_LOG_VALID = 0x0 1011 // .. .. ==> 0XF80060DC[0:0] = 0x00000000U 1012 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 1013 // .. .. 1014 EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U), 1015 // .. .. STAT_NUM_CORR_ERR = 0x0 1016 // .. .. ==> 0XF80060F0[15:8] = 0x00000000U 1017 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000000U 1018 // .. .. STAT_NUM_UNCORR_ERR = 0x0 1019 // .. .. ==> 0XF80060F0[7:0] = 0x00000000U 1020 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000000U 1021 // .. .. 1022 EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U), 1023 // .. .. reg_ddrc_ecc_mode = 0x0 1024 // .. .. ==> 0XF80060F4[2:0] = 0x00000000U 1025 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U 1026 // .. .. reg_ddrc_dis_scrub = 0x1 1027 // .. .. ==> 0XF80060F4[3:3] = 0x00000001U 1028 // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U 1029 // .. .. 1030 EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U), 1031 // .. .. reg_phy_dif_on = 0x0 1032 // .. .. ==> 0XF8006114[3:0] = 0x00000000U 1033 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 1034 // .. .. reg_phy_dif_off = 0x0 1035 // .. .. ==> 0XF8006114[7:4] = 0x00000000U 1036 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 1037 // .. .. 1038 EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U), 1039 // .. .. reg_phy_data_slice_in_use = 0x1 1040 // .. .. ==> 0XF8006118[0:0] = 0x00000001U 1041 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1042 // .. .. reg_phy_rdlvl_inc_mode = 0x0 1043 // .. .. ==> 0XF8006118[1:1] = 0x00000000U 1044 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 1045 // .. .. reg_phy_gatelvl_inc_mode = 0x0 1046 // .. .. ==> 0XF8006118[2:2] = 0x00000000U 1047 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 1048 // .. .. reg_phy_wrlvl_inc_mode = 0x0 1049 // .. .. ==> 0XF8006118[3:3] = 0x00000000U 1050 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 1051 // .. .. reg_phy_bist_shift_dq = 0x0 1052 // .. .. ==> 0XF8006118[14:6] = 0x00000000U 1053 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 1054 // .. .. reg_phy_bist_err_clr = 0x0 1055 // .. .. ==> 0XF8006118[23:15] = 0x00000000U 1056 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 1057 // .. .. reg_phy_dq_offset = 0x40 1058 // .. .. ==> 0XF8006118[30:24] = 0x00000040U 1059 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 1060 // .. .. 1061 EMIT_MASKWRITE(0XF8006118, 0x7FFFFFCFU ,0x40000001U), 1062 // .. .. reg_phy_data_slice_in_use = 0x1 1063 // .. .. ==> 0XF800611C[0:0] = 0x00000001U 1064 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1065 // .. .. reg_phy_rdlvl_inc_mode = 0x0 1066 // .. .. ==> 0XF800611C[1:1] = 0x00000000U 1067 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 1068 // .. .. reg_phy_gatelvl_inc_mode = 0x0 1069 // .. .. ==> 0XF800611C[2:2] = 0x00000000U 1070 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 1071 // .. .. reg_phy_wrlvl_inc_mode = 0x0 1072 // .. .. ==> 0XF800611C[3:3] = 0x00000000U 1073 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 1074 // .. .. reg_phy_bist_shift_dq = 0x0 1075 // .. .. ==> 0XF800611C[14:6] = 0x00000000U 1076 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 1077 // .. .. reg_phy_bist_err_clr = 0x0 1078 // .. .. ==> 0XF800611C[23:15] = 0x00000000U 1079 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 1080 // .. .. reg_phy_dq_offset = 0x40 1081 // .. .. ==> 0XF800611C[30:24] = 0x00000040U 1082 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 1083 // .. .. 1084 EMIT_MASKWRITE(0XF800611C, 0x7FFFFFCFU ,0x40000001U), 1085 // .. .. reg_phy_data_slice_in_use = 0x1 1086 // .. .. ==> 0XF8006120[0:0] = 0x00000001U 1087 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1088 // .. .. reg_phy_rdlvl_inc_mode = 0x0 1089 // .. .. ==> 0XF8006120[1:1] = 0x00000000U 1090 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 1091 // .. .. reg_phy_gatelvl_inc_mode = 0x0 1092 // .. .. ==> 0XF8006120[2:2] = 0x00000000U 1093 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 1094 // .. .. reg_phy_wrlvl_inc_mode = 0x0 1095 // .. .. ==> 0XF8006120[3:3] = 0x00000000U 1096 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 1097 // .. .. reg_phy_bist_shift_dq = 0x0 1098 // .. .. ==> 0XF8006120[14:6] = 0x00000000U 1099 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 1100 // .. .. reg_phy_bist_err_clr = 0x0 1101 // .. .. ==> 0XF8006120[23:15] = 0x00000000U 1102 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 1103 // .. .. reg_phy_dq_offset = 0x40 1104 // .. .. ==> 0XF8006120[30:24] = 0x00000040U 1105 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 1106 // .. .. 1107 EMIT_MASKWRITE(0XF8006120, 0x7FFFFFCFU ,0x40000001U), 1108 // .. .. reg_phy_data_slice_in_use = 0x1 1109 // .. .. ==> 0XF8006124[0:0] = 0x00000001U 1110 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1111 // .. .. reg_phy_rdlvl_inc_mode = 0x0 1112 // .. .. ==> 0XF8006124[1:1] = 0x00000000U 1113 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 1114 // .. .. reg_phy_gatelvl_inc_mode = 0x0 1115 // .. .. ==> 0XF8006124[2:2] = 0x00000000U 1116 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 1117 // .. .. reg_phy_wrlvl_inc_mode = 0x0 1118 // .. .. ==> 0XF8006124[3:3] = 0x00000000U 1119 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 1120 // .. .. reg_phy_bist_shift_dq = 0x0 1121 // .. .. ==> 0XF8006124[14:6] = 0x00000000U 1122 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 1123 // .. .. reg_phy_bist_err_clr = 0x0 1124 // .. .. ==> 0XF8006124[23:15] = 0x00000000U 1125 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 1126 // .. .. reg_phy_dq_offset = 0x40 1127 // .. .. ==> 0XF8006124[30:24] = 0x00000040U 1128 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 1129 // .. .. 1130 EMIT_MASKWRITE(0XF8006124, 0x7FFFFFCFU ,0x40000001U), 1131 // .. .. reg_phy_wrlvl_init_ratio = 0x1b 1132 // .. .. ==> 0XF800612C[9:0] = 0x0000001BU 1133 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000001BU 1134 // .. .. reg_phy_gatelvl_init_ratio = 0xe7 1135 // .. .. ==> 0XF800612C[19:10] = 0x000000E7U 1136 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00039C00U 1137 // .. .. 1138 EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x00039C1BU), 1139 // .. .. reg_phy_wrlvl_init_ratio = 0x35 1140 // .. .. ==> 0XF8006130[9:0] = 0x00000035U 1141 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 1142 // .. .. reg_phy_gatelvl_init_ratio = 0xdf 1143 // .. .. ==> 0XF8006130[19:10] = 0x000000DFU 1144 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00037C00U 1145 // .. .. 1146 EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x00037C35U), 1147 // .. .. reg_phy_wrlvl_init_ratio = 0x2f 1148 // .. .. ==> 0XF8006134[9:0] = 0x0000002FU 1149 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000002FU 1150 // .. .. reg_phy_gatelvl_init_ratio = 0xe5 1151 // .. .. ==> 0XF8006134[19:10] = 0x000000E5U 1152 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00039400U 1153 // .. .. 1154 EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0003942FU), 1155 // .. .. reg_phy_wrlvl_init_ratio = 0x1f 1156 // .. .. ==> 0XF8006138[9:0] = 0x0000001FU 1157 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000001FU 1158 // .. .. reg_phy_gatelvl_init_ratio = 0xe3 1159 // .. .. ==> 0XF8006138[19:10] = 0x000000E3U 1160 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00038C00U 1161 // .. .. 1162 EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x00038C1FU), 1163 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 1164 // .. .. ==> 0XF8006140[9:0] = 0x00000035U 1165 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 1166 // .. .. reg_phy_rd_dqs_slave_force = 0x0 1167 // .. .. ==> 0XF8006140[10:10] = 0x00000000U 1168 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1169 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 1170 // .. .. ==> 0XF8006140[19:11] = 0x00000000U 1171 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1172 // .. .. 1173 EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U), 1174 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 1175 // .. .. ==> 0XF8006144[9:0] = 0x00000035U 1176 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 1177 // .. .. reg_phy_rd_dqs_slave_force = 0x0 1178 // .. .. ==> 0XF8006144[10:10] = 0x00000000U 1179 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1180 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 1181 // .. .. ==> 0XF8006144[19:11] = 0x00000000U 1182 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1183 // .. .. 1184 EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U), 1185 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 1186 // .. .. ==> 0XF8006148[9:0] = 0x00000035U 1187 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 1188 // .. .. reg_phy_rd_dqs_slave_force = 0x0 1189 // .. .. ==> 0XF8006148[10:10] = 0x00000000U 1190 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1191 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 1192 // .. .. ==> 0XF8006148[19:11] = 0x00000000U 1193 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1194 // .. .. 1195 EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U), 1196 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 1197 // .. .. ==> 0XF800614C[9:0] = 0x00000035U 1198 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 1199 // .. .. reg_phy_rd_dqs_slave_force = 0x0 1200 // .. .. ==> 0XF800614C[10:10] = 0x00000000U 1201 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1202 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 1203 // .. .. ==> 0XF800614C[19:11] = 0x00000000U 1204 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1205 // .. .. 1206 EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U), 1207 // .. .. reg_phy_wr_dqs_slave_ratio = 0x9b 1208 // .. .. ==> 0XF8006154[9:0] = 0x0000009BU 1209 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000009BU 1210 // .. .. reg_phy_wr_dqs_slave_force = 0x0 1211 // .. .. ==> 0XF8006154[10:10] = 0x00000000U 1212 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1213 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 1214 // .. .. ==> 0XF8006154[19:11] = 0x00000000U 1215 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1216 // .. .. 1217 EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x0000009BU), 1218 // .. .. reg_phy_wr_dqs_slave_ratio = 0xb5 1219 // .. .. ==> 0XF8006158[9:0] = 0x000000B5U 1220 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000B5U 1221 // .. .. reg_phy_wr_dqs_slave_force = 0x0 1222 // .. .. ==> 0XF8006158[10:10] = 0x00000000U 1223 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1224 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 1225 // .. .. ==> 0XF8006158[19:11] = 0x00000000U 1226 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1227 // .. .. 1228 EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x000000B5U), 1229 // .. .. reg_phy_wr_dqs_slave_ratio = 0xaf 1230 // .. .. ==> 0XF800615C[9:0] = 0x000000AFU 1231 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000AFU 1232 // .. .. reg_phy_wr_dqs_slave_force = 0x0 1233 // .. .. ==> 0XF800615C[10:10] = 0x00000000U 1234 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1235 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 1236 // .. .. ==> 0XF800615C[19:11] = 0x00000000U 1237 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1238 // .. .. 1239 EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x000000AFU), 1240 // .. .. reg_phy_wr_dqs_slave_ratio = 0x9f 1241 // .. .. ==> 0XF8006160[9:0] = 0x0000009FU 1242 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000009FU 1243 // .. .. reg_phy_wr_dqs_slave_force = 0x0 1244 // .. .. ==> 0XF8006160[10:10] = 0x00000000U 1245 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1246 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 1247 // .. .. ==> 0XF8006160[19:11] = 0x00000000U 1248 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1249 // .. .. 1250 EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x0000009FU), 1251 // .. .. reg_phy_fifo_we_slave_ratio = 0x13c 1252 // .. .. ==> 0XF8006168[10:0] = 0x0000013CU 1253 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000013CU 1254 // .. .. reg_phy_fifo_we_in_force = 0x0 1255 // .. .. ==> 0XF8006168[11:11] = 0x00000000U 1256 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 1257 // .. .. reg_phy_fifo_we_in_delay = 0x0 1258 // .. .. ==> 0XF8006168[20:12] = 0x00000000U 1259 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 1260 // .. .. 1261 EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x0000013CU), 1262 // .. .. reg_phy_fifo_we_slave_ratio = 0x134 1263 // .. .. ==> 0XF800616C[10:0] = 0x00000134U 1264 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000134U 1265 // .. .. reg_phy_fifo_we_in_force = 0x0 1266 // .. .. ==> 0XF800616C[11:11] = 0x00000000U 1267 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 1268 // .. .. reg_phy_fifo_we_in_delay = 0x0 1269 // .. .. ==> 0XF800616C[20:12] = 0x00000000U 1270 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 1271 // .. .. 1272 EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x00000134U), 1273 // .. .. reg_phy_fifo_we_slave_ratio = 0x13a 1274 // .. .. ==> 0XF8006170[10:0] = 0x0000013AU 1275 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000013AU 1276 // .. .. reg_phy_fifo_we_in_force = 0x0 1277 // .. .. ==> 0XF8006170[11:11] = 0x00000000U 1278 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 1279 // .. .. reg_phy_fifo_we_in_delay = 0x0 1280 // .. .. ==> 0XF8006170[20:12] = 0x00000000U 1281 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 1282 // .. .. 1283 EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x0000013AU), 1284 // .. .. reg_phy_fifo_we_slave_ratio = 0x138 1285 // .. .. ==> 0XF8006174[10:0] = 0x00000138U 1286 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000138U 1287 // .. .. reg_phy_fifo_we_in_force = 0x0 1288 // .. .. ==> 0XF8006174[11:11] = 0x00000000U 1289 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 1290 // .. .. reg_phy_fifo_we_in_delay = 0x0 1291 // .. .. ==> 0XF8006174[20:12] = 0x00000000U 1292 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 1293 // .. .. 1294 EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x00000138U), 1295 // .. .. reg_phy_wr_data_slave_ratio = 0xdb 1296 // .. .. ==> 0XF800617C[9:0] = 0x000000DBU 1297 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000DBU 1298 // .. .. reg_phy_wr_data_slave_force = 0x0 1299 // .. .. ==> 0XF800617C[10:10] = 0x00000000U 1300 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1301 // .. .. reg_phy_wr_data_slave_delay = 0x0 1302 // .. .. ==> 0XF800617C[19:11] = 0x00000000U 1303 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1304 // .. .. 1305 EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000DBU), 1306 // .. .. reg_phy_wr_data_slave_ratio = 0xf5 1307 // .. .. ==> 0XF8006180[9:0] = 0x000000F5U 1308 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000F5U 1309 // .. .. reg_phy_wr_data_slave_force = 0x0 1310 // .. .. ==> 0XF8006180[10:10] = 0x00000000U 1311 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1312 // .. .. reg_phy_wr_data_slave_delay = 0x0 1313 // .. .. ==> 0XF8006180[19:11] = 0x00000000U 1314 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1315 // .. .. 1316 EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000F5U), 1317 // .. .. reg_phy_wr_data_slave_ratio = 0xef 1318 // .. .. ==> 0XF8006184[9:0] = 0x000000EFU 1319 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000EFU 1320 // .. .. reg_phy_wr_data_slave_force = 0x0 1321 // .. .. ==> 0XF8006184[10:10] = 0x00000000U 1322 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1323 // .. .. reg_phy_wr_data_slave_delay = 0x0 1324 // .. .. ==> 0XF8006184[19:11] = 0x00000000U 1325 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1326 // .. .. 1327 EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000EFU), 1328 // .. .. reg_phy_wr_data_slave_ratio = 0xdf 1329 // .. .. ==> 0XF8006188[9:0] = 0x000000DFU 1330 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000DFU 1331 // .. .. reg_phy_wr_data_slave_force = 0x0 1332 // .. .. ==> 0XF8006188[10:10] = 0x00000000U 1333 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 1334 // .. .. reg_phy_wr_data_slave_delay = 0x0 1335 // .. .. ==> 0XF8006188[19:11] = 0x00000000U 1336 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 1337 // .. .. 1338 EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000DFU), 1339 // .. .. reg_phy_bl2 = 0x0 1340 // .. .. ==> 0XF8006190[1:1] = 0x00000000U 1341 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 1342 // .. .. reg_phy_at_spd_atpg = 0x0 1343 // .. .. ==> 0XF8006190[2:2] = 0x00000000U 1344 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 1345 // .. .. reg_phy_bist_enable = 0x0 1346 // .. .. ==> 0XF8006190[3:3] = 0x00000000U 1347 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 1348 // .. .. reg_phy_bist_force_err = 0x0 1349 // .. .. ==> 0XF8006190[4:4] = 0x00000000U 1350 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 1351 // .. .. reg_phy_bist_mode = 0x0 1352 // .. .. ==> 0XF8006190[6:5] = 0x00000000U 1353 // .. .. ==> MASK : 0x00000060U VAL : 0x00000000U 1354 // .. .. reg_phy_invert_clkout = 0x1 1355 // .. .. ==> 0XF8006190[7:7] = 0x00000001U 1356 // .. .. ==> MASK : 0x00000080U VAL : 0x00000080U 1357 // .. .. reg_phy_sel_logic = 0x0 1358 // .. .. ==> 0XF8006190[9:9] = 0x00000000U 1359 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U 1360 // .. .. reg_phy_ctrl_slave_ratio = 0x100 1361 // .. .. ==> 0XF8006190[19:10] = 0x00000100U 1362 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00040000U 1363 // .. .. reg_phy_ctrl_slave_force = 0x0 1364 // .. .. ==> 0XF8006190[20:20] = 0x00000000U 1365 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U 1366 // .. .. reg_phy_ctrl_slave_delay = 0x0 1367 // .. .. ==> 0XF8006190[27:21] = 0x00000000U 1368 // .. .. ==> MASK : 0x0FE00000U VAL : 0x00000000U 1369 // .. .. reg_phy_lpddr = 0x0 1370 // .. .. ==> 0XF8006190[29:29] = 0x00000000U 1371 // .. .. ==> MASK : 0x20000000U VAL : 0x00000000U 1372 // .. .. reg_phy_cmd_latency = 0x0 1373 // .. .. ==> 0XF8006190[30:30] = 0x00000000U 1374 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U 1375 // .. .. 1376 EMIT_MASKWRITE(0XF8006190, 0x6FFFFEFEU ,0x00040080U), 1377 // .. .. reg_phy_wr_rl_delay = 0x2 1378 // .. .. ==> 0XF8006194[4:0] = 0x00000002U 1379 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000002U 1380 // .. .. reg_phy_rd_rl_delay = 0x4 1381 // .. .. ==> 0XF8006194[9:5] = 0x00000004U 1382 // .. .. ==> MASK : 0x000003E0U VAL : 0x00000080U 1383 // .. .. reg_phy_dll_lock_diff = 0xf 1384 // .. .. ==> 0XF8006194[13:10] = 0x0000000FU 1385 // .. .. ==> MASK : 0x00003C00U VAL : 0x00003C00U 1386 // .. .. reg_phy_use_wr_level = 0x1 1387 // .. .. ==> 0XF8006194[14:14] = 0x00000001U 1388 // .. .. ==> MASK : 0x00004000U VAL : 0x00004000U 1389 // .. .. reg_phy_use_rd_dqs_gate_level = 0x1 1390 // .. .. ==> 0XF8006194[15:15] = 0x00000001U 1391 // .. .. ==> MASK : 0x00008000U VAL : 0x00008000U 1392 // .. .. reg_phy_use_rd_data_eye_level = 0x1 1393 // .. .. ==> 0XF8006194[16:16] = 0x00000001U 1394 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U 1395 // .. .. reg_phy_dis_calib_rst = 0x0 1396 // .. .. ==> 0XF8006194[17:17] = 0x00000000U 1397 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1398 // .. .. reg_phy_ctrl_slave_delay = 0x0 1399 // .. .. ==> 0XF8006194[19:18] = 0x00000000U 1400 // .. .. ==> MASK : 0x000C0000U VAL : 0x00000000U 1401 // .. .. 1402 EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U), 1403 // .. .. reg_arb_page_addr_mask = 0x0 1404 // .. .. ==> 0XF8006204[31:0] = 0x00000000U 1405 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U 1406 // .. .. 1407 EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U), 1408 // .. .. reg_arb_pri_wr_portn = 0x3ff 1409 // .. .. ==> 0XF8006208[9:0] = 0x000003FFU 1410 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1411 // .. .. reg_arb_disable_aging_wr_portn = 0x0 1412 // .. .. ==> 0XF8006208[16:16] = 0x00000000U 1413 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1414 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 1415 // .. .. ==> 0XF8006208[17:17] = 0x00000000U 1416 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1417 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 1418 // .. .. ==> 0XF8006208[18:18] = 0x00000000U 1419 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1420 // .. .. 1421 EMIT_MASKWRITE(0XF8006208, 0x000703FFU ,0x000003FFU), 1422 // .. .. reg_arb_pri_wr_portn = 0x3ff 1423 // .. .. ==> 0XF800620C[9:0] = 0x000003FFU 1424 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1425 // .. .. reg_arb_disable_aging_wr_portn = 0x0 1426 // .. .. ==> 0XF800620C[16:16] = 0x00000000U 1427 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1428 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 1429 // .. .. ==> 0XF800620C[17:17] = 0x00000000U 1430 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1431 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 1432 // .. .. ==> 0XF800620C[18:18] = 0x00000000U 1433 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1434 // .. .. 1435 EMIT_MASKWRITE(0XF800620C, 0x000703FFU ,0x000003FFU), 1436 // .. .. reg_arb_pri_wr_portn = 0x3ff 1437 // .. .. ==> 0XF8006210[9:0] = 0x000003FFU 1438 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1439 // .. .. reg_arb_disable_aging_wr_portn = 0x0 1440 // .. .. ==> 0XF8006210[16:16] = 0x00000000U 1441 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1442 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 1443 // .. .. ==> 0XF8006210[17:17] = 0x00000000U 1444 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1445 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 1446 // .. .. ==> 0XF8006210[18:18] = 0x00000000U 1447 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1448 // .. .. 1449 EMIT_MASKWRITE(0XF8006210, 0x000703FFU ,0x000003FFU), 1450 // .. .. reg_arb_pri_wr_portn = 0x3ff 1451 // .. .. ==> 0XF8006214[9:0] = 0x000003FFU 1452 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1453 // .. .. reg_arb_disable_aging_wr_portn = 0x0 1454 // .. .. ==> 0XF8006214[16:16] = 0x00000000U 1455 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1456 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 1457 // .. .. ==> 0XF8006214[17:17] = 0x00000000U 1458 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1459 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 1460 // .. .. ==> 0XF8006214[18:18] = 0x00000000U 1461 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1462 // .. .. 1463 EMIT_MASKWRITE(0XF8006214, 0x000703FFU ,0x000003FFU), 1464 // .. .. reg_arb_pri_rd_portn = 0x3ff 1465 // .. .. ==> 0XF8006218[9:0] = 0x000003FFU 1466 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1467 // .. .. reg_arb_disable_aging_rd_portn = 0x0 1468 // .. .. ==> 0XF8006218[16:16] = 0x00000000U 1469 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1470 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 1471 // .. .. ==> 0XF8006218[17:17] = 0x00000000U 1472 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1473 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 1474 // .. .. ==> 0XF8006218[18:18] = 0x00000000U 1475 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1476 // .. .. reg_arb_set_hpr_rd_portn = 0x0 1477 // .. .. ==> 0XF8006218[19:19] = 0x00000000U 1478 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 1479 // .. .. 1480 EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU), 1481 // .. .. reg_arb_pri_rd_portn = 0x3ff 1482 // .. .. ==> 0XF800621C[9:0] = 0x000003FFU 1483 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1484 // .. .. reg_arb_disable_aging_rd_portn = 0x0 1485 // .. .. ==> 0XF800621C[16:16] = 0x00000000U 1486 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1487 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 1488 // .. .. ==> 0XF800621C[17:17] = 0x00000000U 1489 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1490 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 1491 // .. .. ==> 0XF800621C[18:18] = 0x00000000U 1492 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1493 // .. .. reg_arb_set_hpr_rd_portn = 0x0 1494 // .. .. ==> 0XF800621C[19:19] = 0x00000000U 1495 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 1496 // .. .. 1497 EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU), 1498 // .. .. reg_arb_pri_rd_portn = 0x3ff 1499 // .. .. ==> 0XF8006220[9:0] = 0x000003FFU 1500 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1501 // .. .. reg_arb_disable_aging_rd_portn = 0x0 1502 // .. .. ==> 0XF8006220[16:16] = 0x00000000U 1503 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1504 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 1505 // .. .. ==> 0XF8006220[17:17] = 0x00000000U 1506 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1507 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 1508 // .. .. ==> 0XF8006220[18:18] = 0x00000000U 1509 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1510 // .. .. reg_arb_set_hpr_rd_portn = 0x0 1511 // .. .. ==> 0XF8006220[19:19] = 0x00000000U 1512 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 1513 // .. .. 1514 EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU), 1515 // .. .. reg_arb_pri_rd_portn = 0x3ff 1516 // .. .. ==> 0XF8006224[9:0] = 0x000003FFU 1517 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 1518 // .. .. reg_arb_disable_aging_rd_portn = 0x0 1519 // .. .. ==> 0XF8006224[16:16] = 0x00000000U 1520 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1521 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 1522 // .. .. ==> 0XF8006224[17:17] = 0x00000000U 1523 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 1524 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 1525 // .. .. ==> 0XF8006224[18:18] = 0x00000000U 1526 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 1527 // .. .. reg_arb_set_hpr_rd_portn = 0x0 1528 // .. .. ==> 0XF8006224[19:19] = 0x00000000U 1529 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 1530 // .. .. 1531 EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU), 1532 // .. .. reg_ddrc_lpddr2 = 0x0 1533 // .. .. ==> 0XF80062A8[0:0] = 0x00000000U 1534 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 1535 // .. .. reg_ddrc_derate_enable = 0x0 1536 // .. .. ==> 0XF80062A8[2:2] = 0x00000000U 1537 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 1538 // .. .. reg_ddrc_mr4_margin = 0x0 1539 // .. .. ==> 0XF80062A8[11:4] = 0x00000000U 1540 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000000U 1541 // .. .. 1542 EMIT_MASKWRITE(0XF80062A8, 0x00000FF5U ,0x00000000U), 1543 // .. .. reg_ddrc_mr4_read_interval = 0x0 1544 // .. .. ==> 0XF80062AC[31:0] = 0x00000000U 1545 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U 1546 // .. .. 1547 EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U), 1548 // .. .. reg_ddrc_min_stable_clock_x1 = 0x5 1549 // .. .. ==> 0XF80062B0[3:0] = 0x00000005U 1550 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000005U 1551 // .. .. reg_ddrc_idle_after_reset_x32 = 0x12 1552 // .. .. ==> 0XF80062B0[11:4] = 0x00000012U 1553 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000120U 1554 // .. .. reg_ddrc_t_mrw = 0x5 1555 // .. .. ==> 0XF80062B0[21:12] = 0x00000005U 1556 // .. .. ==> MASK : 0x003FF000U VAL : 0x00005000U 1557 // .. .. 1558 EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U), 1559 // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8 1560 // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U 1561 // .. .. ==> MASK : 0x000000FFU VAL : 0x000000A8U 1562 // .. .. reg_ddrc_dev_zqinit_x32 = 0x12 1563 // .. .. ==> 0XF80062B4[17:8] = 0x00000012U 1564 // .. .. ==> MASK : 0x0003FF00U VAL : 0x00001200U 1565 // .. .. 1566 EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U), 1567 // .. .. START: POLL ON DCI STATUS 1568 // .. .. DONE = 1 1569 // .. .. ==> 0XF8000B74[13:13] = 0x00000001U 1570 // .. .. ==> MASK : 0x00002000U VAL : 0x00002000U 1571 // .. .. 1572 EMIT_MASKPOLL(0XF8000B74, 0x00002000U), 1573 // .. .. FINISH: POLL ON DCI STATUS 1574 // .. .. START: UNLOCK DDR 1575 // .. .. reg_ddrc_soft_rstb = 0x1 1576 // .. .. ==> 0XF8006000[0:0] = 0x00000001U 1577 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1578 // .. .. reg_ddrc_powerdown_en = 0x0 1579 // .. .. ==> 0XF8006000[1:1] = 0x00000000U 1580 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 1581 // .. .. reg_ddrc_data_bus_width = 0x0 1582 // .. .. ==> 0XF8006000[3:2] = 0x00000000U 1583 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U 1584 // .. .. reg_ddrc_burst8_refresh = 0x0 1585 // .. .. ==> 0XF8006000[6:4] = 0x00000000U 1586 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U 1587 // .. .. reg_ddrc_rdwr_idle_gap = 1 1588 // .. .. ==> 0XF8006000[13:7] = 0x00000001U 1589 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U 1590 // .. .. reg_ddrc_dis_rd_bypass = 0x0 1591 // .. .. ==> 0XF8006000[14:14] = 0x00000000U 1592 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U 1593 // .. .. reg_ddrc_dis_act_bypass = 0x0 1594 // .. .. ==> 0XF8006000[15:15] = 0x00000000U 1595 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 1596 // .. .. reg_ddrc_dis_auto_refresh = 0x0 1597 // .. .. ==> 0XF8006000[16:16] = 0x00000000U 1598 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 1599 // .. .. 1600 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U), 1601 // .. .. FINISH: UNLOCK DDR 1602 // .. .. START: CHECK DDR STATUS 1603 // .. .. ddrc_reg_operating_mode = 1 1604 // .. .. ==> 0XF8006054[2:0] = 0x00000001U 1605 // .. .. ==> MASK : 0x00000007U VAL : 0x00000001U 1606 // .. .. 1607 EMIT_MASKPOLL(0XF8006054, 0x00000007U), 1608 // .. .. FINISH: CHECK DDR STATUS 1609 // .. FINISH: DDR INITIALIZATION 1610 // FINISH: top 1611 // 1612 EMIT_EXIT(), 1613 1614 // 1615}; 1616 1617unsigned long ps7_mio_init_data_3_0[] = { 1618 // START: top 1619 // .. START: SLCR SETTINGS 1620 // .. UNLOCK_KEY = 0XDF0D 1621 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 1622 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 1623 // .. 1624 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 1625 // .. FINISH: SLCR SETTINGS 1626 // .. START: OCM REMAPPING 1627 // .. FINISH: OCM REMAPPING 1628 // .. START: DDRIOB SETTINGS 1629 // .. reserved_INP_POWER = 0x0 1630 // .. ==> 0XF8000B40[0:0] = 0x00000000U 1631 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1632 // .. INP_TYPE = 0x0 1633 // .. ==> 0XF8000B40[2:1] = 0x00000000U 1634 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 1635 // .. DCI_UPDATE_B = 0x0 1636 // .. ==> 0XF8000B40[3:3] = 0x00000000U 1637 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1638 // .. TERM_EN = 0x0 1639 // .. ==> 0XF8000B40[4:4] = 0x00000000U 1640 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 1641 // .. DCI_TYPE = 0x0 1642 // .. ==> 0XF8000B40[6:5] = 0x00000000U 1643 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 1644 // .. IBUF_DISABLE_MODE = 0x0 1645 // .. ==> 0XF8000B40[7:7] = 0x00000000U 1646 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1647 // .. TERM_DISABLE_MODE = 0x0 1648 // .. ==> 0XF8000B40[8:8] = 0x00000000U 1649 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1650 // .. OUTPUT_EN = 0x3 1651 // .. ==> 0XF8000B40[10:9] = 0x00000003U 1652 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1653 // .. PULLUP_EN = 0x0 1654 // .. ==> 0XF8000B40[11:11] = 0x00000000U 1655 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1656 // .. 1657 EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U), 1658 // .. reserved_INP_POWER = 0x0 1659 // .. ==> 0XF8000B44[0:0] = 0x00000000U 1660 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1661 // .. INP_TYPE = 0x0 1662 // .. ==> 0XF8000B44[2:1] = 0x00000000U 1663 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 1664 // .. DCI_UPDATE_B = 0x0 1665 // .. ==> 0XF8000B44[3:3] = 0x00000000U 1666 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1667 // .. TERM_EN = 0x0 1668 // .. ==> 0XF8000B44[4:4] = 0x00000000U 1669 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 1670 // .. DCI_TYPE = 0x0 1671 // .. ==> 0XF8000B44[6:5] = 0x00000000U 1672 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 1673 // .. IBUF_DISABLE_MODE = 0x0 1674 // .. ==> 0XF8000B44[7:7] = 0x00000000U 1675 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1676 // .. TERM_DISABLE_MODE = 0x0 1677 // .. ==> 0XF8000B44[8:8] = 0x00000000U 1678 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1679 // .. OUTPUT_EN = 0x3 1680 // .. ==> 0XF8000B44[10:9] = 0x00000003U 1681 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1682 // .. PULLUP_EN = 0x0 1683 // .. ==> 0XF8000B44[11:11] = 0x00000000U 1684 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1685 // .. 1686 EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U), 1687 // .. reserved_INP_POWER = 0x0 1688 // .. ==> 0XF8000B48[0:0] = 0x00000000U 1689 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1690 // .. INP_TYPE = 0x1 1691 // .. ==> 0XF8000B48[2:1] = 0x00000001U 1692 // .. ==> MASK : 0x00000006U VAL : 0x00000002U 1693 // .. DCI_UPDATE_B = 0x0 1694 // .. ==> 0XF8000B48[3:3] = 0x00000000U 1695 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1696 // .. TERM_EN = 0x1 1697 // .. ==> 0XF8000B48[4:4] = 0x00000001U 1698 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 1699 // .. DCI_TYPE = 0x3 1700 // .. ==> 0XF8000B48[6:5] = 0x00000003U 1701 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 1702 // .. IBUF_DISABLE_MODE = 0 1703 // .. ==> 0XF8000B48[7:7] = 0x00000000U 1704 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1705 // .. TERM_DISABLE_MODE = 0 1706 // .. ==> 0XF8000B48[8:8] = 0x00000000U 1707 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1708 // .. OUTPUT_EN = 0x3 1709 // .. ==> 0XF8000B48[10:9] = 0x00000003U 1710 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1711 // .. PULLUP_EN = 0x0 1712 // .. ==> 0XF8000B48[11:11] = 0x00000000U 1713 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1714 // .. 1715 EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U), 1716 // .. reserved_INP_POWER = 0x0 1717 // .. ==> 0XF8000B4C[0:0] = 0x00000000U 1718 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1719 // .. INP_TYPE = 0x1 1720 // .. ==> 0XF8000B4C[2:1] = 0x00000001U 1721 // .. ==> MASK : 0x00000006U VAL : 0x00000002U 1722 // .. DCI_UPDATE_B = 0x0 1723 // .. ==> 0XF8000B4C[3:3] = 0x00000000U 1724 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1725 // .. TERM_EN = 0x1 1726 // .. ==> 0XF8000B4C[4:4] = 0x00000001U 1727 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 1728 // .. DCI_TYPE = 0x3 1729 // .. ==> 0XF8000B4C[6:5] = 0x00000003U 1730 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 1731 // .. IBUF_DISABLE_MODE = 0 1732 // .. ==> 0XF8000B4C[7:7] = 0x00000000U 1733 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1734 // .. TERM_DISABLE_MODE = 0 1735 // .. ==> 0XF8000B4C[8:8] = 0x00000000U 1736 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1737 // .. OUTPUT_EN = 0x3 1738 // .. ==> 0XF8000B4C[10:9] = 0x00000003U 1739 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1740 // .. PULLUP_EN = 0x0 1741 // .. ==> 0XF8000B4C[11:11] = 0x00000000U 1742 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1743 // .. 1744 EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U), 1745 // .. reserved_INP_POWER = 0x0 1746 // .. ==> 0XF8000B50[0:0] = 0x00000000U 1747 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1748 // .. INP_TYPE = 0x2 1749 // .. ==> 0XF8000B50[2:1] = 0x00000002U 1750 // .. ==> MASK : 0x00000006U VAL : 0x00000004U 1751 // .. DCI_UPDATE_B = 0x0 1752 // .. ==> 0XF8000B50[3:3] = 0x00000000U 1753 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1754 // .. TERM_EN = 0x1 1755 // .. ==> 0XF8000B50[4:4] = 0x00000001U 1756 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 1757 // .. DCI_TYPE = 0x3 1758 // .. ==> 0XF8000B50[6:5] = 0x00000003U 1759 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 1760 // .. IBUF_DISABLE_MODE = 0 1761 // .. ==> 0XF8000B50[7:7] = 0x00000000U 1762 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1763 // .. TERM_DISABLE_MODE = 0 1764 // .. ==> 0XF8000B50[8:8] = 0x00000000U 1765 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1766 // .. OUTPUT_EN = 0x3 1767 // .. ==> 0XF8000B50[10:9] = 0x00000003U 1768 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1769 // .. PULLUP_EN = 0x0 1770 // .. ==> 0XF8000B50[11:11] = 0x00000000U 1771 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1772 // .. 1773 EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U), 1774 // .. reserved_INP_POWER = 0x0 1775 // .. ==> 0XF8000B54[0:0] = 0x00000000U 1776 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1777 // .. INP_TYPE = 0x2 1778 // .. ==> 0XF8000B54[2:1] = 0x00000002U 1779 // .. ==> MASK : 0x00000006U VAL : 0x00000004U 1780 // .. DCI_UPDATE_B = 0x0 1781 // .. ==> 0XF8000B54[3:3] = 0x00000000U 1782 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1783 // .. TERM_EN = 0x1 1784 // .. ==> 0XF8000B54[4:4] = 0x00000001U 1785 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 1786 // .. DCI_TYPE = 0x3 1787 // .. ==> 0XF8000B54[6:5] = 0x00000003U 1788 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 1789 // .. IBUF_DISABLE_MODE = 0 1790 // .. ==> 0XF8000B54[7:7] = 0x00000000U 1791 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1792 // .. TERM_DISABLE_MODE = 0 1793 // .. ==> 0XF8000B54[8:8] = 0x00000000U 1794 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1795 // .. OUTPUT_EN = 0x3 1796 // .. ==> 0XF8000B54[10:9] = 0x00000003U 1797 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1798 // .. PULLUP_EN = 0x0 1799 // .. ==> 0XF8000B54[11:11] = 0x00000000U 1800 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1801 // .. 1802 EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U), 1803 // .. reserved_INP_POWER = 0x0 1804 // .. ==> 0XF8000B58[0:0] = 0x00000000U 1805 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 1806 // .. INP_TYPE = 0x0 1807 // .. ==> 0XF8000B58[2:1] = 0x00000000U 1808 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 1809 // .. DCI_UPDATE_B = 0x0 1810 // .. ==> 0XF8000B58[3:3] = 0x00000000U 1811 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 1812 // .. TERM_EN = 0x0 1813 // .. ==> 0XF8000B58[4:4] = 0x00000000U 1814 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 1815 // .. DCI_TYPE = 0x0 1816 // .. ==> 0XF8000B58[6:5] = 0x00000000U 1817 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 1818 // .. IBUF_DISABLE_MODE = 0x0 1819 // .. ==> 0XF8000B58[7:7] = 0x00000000U 1820 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 1821 // .. TERM_DISABLE_MODE = 0x0 1822 // .. ==> 0XF8000B58[8:8] = 0x00000000U 1823 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 1824 // .. OUTPUT_EN = 0x3 1825 // .. ==> 0XF8000B58[10:9] = 0x00000003U 1826 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 1827 // .. PULLUP_EN = 0x0 1828 // .. ==> 0XF8000B58[11:11] = 0x00000000U 1829 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 1830 // .. 1831 EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U), 1832 // .. reserved_DRIVE_P = 0x1c 1833 // .. ==> 0XF8000B5C[6:0] = 0x0000001CU 1834 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 1835 // .. reserved_DRIVE_N = 0xc 1836 // .. ==> 0XF8000B5C[13:7] = 0x0000000CU 1837 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 1838 // .. reserved_SLEW_P = 0x3 1839 // .. ==> 0XF8000B5C[18:14] = 0x00000003U 1840 // .. ==> MASK : 0x0007C000U VAL : 0x0000C000U 1841 // .. reserved_SLEW_N = 0x3 1842 // .. ==> 0XF8000B5C[23:19] = 0x00000003U 1843 // .. ==> MASK : 0x00F80000U VAL : 0x00180000U 1844 // .. reserved_GTL = 0x0 1845 // .. ==> 0XF8000B5C[26:24] = 0x00000000U 1846 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 1847 // .. reserved_RTERM = 0x0 1848 // .. ==> 0XF8000B5C[31:27] = 0x00000000U 1849 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 1850 // .. 1851 EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU), 1852 // .. reserved_DRIVE_P = 0x1c 1853 // .. ==> 0XF8000B60[6:0] = 0x0000001CU 1854 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 1855 // .. reserved_DRIVE_N = 0xc 1856 // .. ==> 0XF8000B60[13:7] = 0x0000000CU 1857 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 1858 // .. reserved_SLEW_P = 0x6 1859 // .. ==> 0XF8000B60[18:14] = 0x00000006U 1860 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 1861 // .. reserved_SLEW_N = 0x1f 1862 // .. ==> 0XF8000B60[23:19] = 0x0000001FU 1863 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 1864 // .. reserved_GTL = 0x0 1865 // .. ==> 0XF8000B60[26:24] = 0x00000000U 1866 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 1867 // .. reserved_RTERM = 0x0 1868 // .. ==> 0XF8000B60[31:27] = 0x00000000U 1869 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 1870 // .. 1871 EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU), 1872 // .. reserved_DRIVE_P = 0x1c 1873 // .. ==> 0XF8000B64[6:0] = 0x0000001CU 1874 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 1875 // .. reserved_DRIVE_N = 0xc 1876 // .. ==> 0XF8000B64[13:7] = 0x0000000CU 1877 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 1878 // .. reserved_SLEW_P = 0x6 1879 // .. ==> 0XF8000B64[18:14] = 0x00000006U 1880 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 1881 // .. reserved_SLEW_N = 0x1f 1882 // .. ==> 0XF8000B64[23:19] = 0x0000001FU 1883 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 1884 // .. reserved_GTL = 0x0 1885 // .. ==> 0XF8000B64[26:24] = 0x00000000U 1886 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 1887 // .. reserved_RTERM = 0x0 1888 // .. ==> 0XF8000B64[31:27] = 0x00000000U 1889 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 1890 // .. 1891 EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU), 1892 // .. reserved_DRIVE_P = 0x1c 1893 // .. ==> 0XF8000B68[6:0] = 0x0000001CU 1894 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 1895 // .. reserved_DRIVE_N = 0xc 1896 // .. ==> 0XF8000B68[13:7] = 0x0000000CU 1897 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 1898 // .. reserved_SLEW_P = 0x6 1899 // .. ==> 0XF8000B68[18:14] = 0x00000006U 1900 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 1901 // .. reserved_SLEW_N = 0x1f 1902 // .. ==> 0XF8000B68[23:19] = 0x0000001FU 1903 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 1904 // .. reserved_GTL = 0x0 1905 // .. ==> 0XF8000B68[26:24] = 0x00000000U 1906 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 1907 // .. reserved_RTERM = 0x0 1908 // .. ==> 0XF8000B68[31:27] = 0x00000000U 1909 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 1910 // .. 1911 EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU), 1912 // .. VREF_INT_EN = 0x1 1913 // .. ==> 0XF8000B6C[0:0] = 0x00000001U 1914 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 1915 // .. VREF_SEL = 0x4 1916 // .. ==> 0XF8000B6C[4:1] = 0x00000004U 1917 // .. ==> MASK : 0x0000001EU VAL : 0x00000008U 1918 // .. VREF_EXT_EN = 0x0 1919 // .. ==> 0XF8000B6C[6:5] = 0x00000000U 1920 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 1921 // .. reserved_VREF_PULLUP_EN = 0x0 1922 // .. ==> 0XF8000B6C[8:7] = 0x00000000U 1923 // .. ==> MASK : 0x00000180U VAL : 0x00000000U 1924 // .. REFIO_EN = 0x1 1925 // .. ==> 0XF8000B6C[9:9] = 0x00000001U 1926 // .. ==> MASK : 0x00000200U VAL : 0x00000200U 1927 // .. reserved_REFIO_TEST = 0x0 1928 // .. ==> 0XF8000B6C[11:10] = 0x00000000U 1929 // .. ==> MASK : 0x00000C00U VAL : 0x00000000U 1930 // .. reserved_REFIO_PULLUP_EN = 0x0 1931 // .. ==> 0XF8000B6C[12:12] = 0x00000000U 1932 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 1933 // .. reserved_DRST_B_PULLUP_EN = 0x0 1934 // .. ==> 0XF8000B6C[13:13] = 0x00000000U 1935 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 1936 // .. reserved_CKE_PULLUP_EN = 0x0 1937 // .. ==> 0XF8000B6C[14:14] = 0x00000000U 1938 // .. ==> MASK : 0x00004000U VAL : 0x00000000U 1939 // .. 1940 EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000209U), 1941 // .. .. START: ASSERT RESET 1942 // .. .. RESET = 1 1943 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U 1944 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1945 // .. .. 1946 EMIT_MASKWRITE(0XF8000B70, 0x00000001U ,0x00000001U), 1947 // .. .. FINISH: ASSERT RESET 1948 // .. .. START: DEASSERT RESET 1949 // .. .. RESET = 0 1950 // .. .. ==> 0XF8000B70[0:0] = 0x00000000U 1951 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 1952 // .. .. reserved_VRN_OUT = 0x1 1953 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 1954 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 1955 // .. .. 1956 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U), 1957 // .. .. FINISH: DEASSERT RESET 1958 // .. .. RESET = 0x1 1959 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U 1960 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 1961 // .. .. ENABLE = 0x1 1962 // .. .. ==> 0XF8000B70[1:1] = 0x00000001U 1963 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 1964 // .. .. reserved_VRP_TRI = 0x0 1965 // .. .. ==> 0XF8000B70[2:2] = 0x00000000U 1966 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 1967 // .. .. reserved_VRN_TRI = 0x0 1968 // .. .. ==> 0XF8000B70[3:3] = 0x00000000U 1969 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 1970 // .. .. reserved_VRP_OUT = 0x0 1971 // .. .. ==> 0XF8000B70[4:4] = 0x00000000U 1972 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 1973 // .. .. reserved_VRN_OUT = 0x1 1974 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 1975 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 1976 // .. .. NREF_OPT1 = 0x0 1977 // .. .. ==> 0XF8000B70[7:6] = 0x00000000U 1978 // .. .. ==> MASK : 0x000000C0U VAL : 0x00000000U 1979 // .. .. NREF_OPT2 = 0x0 1980 // .. .. ==> 0XF8000B70[10:8] = 0x00000000U 1981 // .. .. ==> MASK : 0x00000700U VAL : 0x00000000U 1982 // .. .. NREF_OPT4 = 0x1 1983 // .. .. ==> 0XF8000B70[13:11] = 0x00000001U 1984 // .. .. ==> MASK : 0x00003800U VAL : 0x00000800U 1985 // .. .. PREF_OPT1 = 0x0 1986 // .. .. ==> 0XF8000B70[15:14] = 0x00000000U 1987 // .. .. ==> MASK : 0x0000C000U VAL : 0x00000000U 1988 // .. .. PREF_OPT2 = 0x0 1989 // .. .. ==> 0XF8000B70[19:17] = 0x00000000U 1990 // .. .. ==> MASK : 0x000E0000U VAL : 0x00000000U 1991 // .. .. UPDATE_CONTROL = 0x0 1992 // .. .. ==> 0XF8000B70[20:20] = 0x00000000U 1993 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U 1994 // .. .. reserved_INIT_COMPLETE = 0x0 1995 // .. .. ==> 0XF8000B70[21:21] = 0x00000000U 1996 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U 1997 // .. .. reserved_TST_CLK = 0x0 1998 // .. .. ==> 0XF8000B70[22:22] = 0x00000000U 1999 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U 2000 // .. .. reserved_TST_HLN = 0x0
2001 // .. .. ==> 0XF8000B70[23:23] = 0x00000000U 2002 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U 2003 // .. .. reserved_TST_HLP = 0x0 2004 // .. .. ==> 0XF8000B70[24:24] = 0x00000000U 2005 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U 2006 // .. .. reserved_TST_RST = 0x0 2007 // .. .. ==> 0XF8000B70[25:25] = 0x00000000U 2008 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 2009 // .. .. reserved_INT_DCI_EN = 0x0 2010 // .. .. ==> 0XF8000B70[26:26] = 0x00000000U 2011 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U 2012 // .. .. 2013 EMIT_MASKWRITE(0XF8000B70, 0x07FEFFFFU ,0x00000823U), 2014 // .. FINISH: DDRIOB SETTINGS 2015 // .. START: MIO PROGRAMMING 2016 // .. TRI_ENABLE = 0 2017 // .. ==> 0XF8000700[0:0] = 0x00000000U 2018 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2019 // .. L0_SEL = 0 2020 // .. ==> 0XF8000700[1:1] = 0x00000000U 2021 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2022 // .. L1_SEL = 0 2023 // .. ==> 0XF8000700[2:2] = 0x00000000U 2024 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2025 // .. L2_SEL = 2 2026 // .. ==> 0XF8000700[4:3] = 0x00000002U 2027 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 2028 // .. L3_SEL = 0 2029 // .. ==> 0XF8000700[7:5] = 0x00000000U 2030 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2031 // .. Speed = 0 2032 // .. ==> 0XF8000700[8:8] = 0x00000000U 2033 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2034 // .. IO_Type = 3 2035 // .. ==> 0XF8000700[11:9] = 0x00000003U 2036 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2037 // .. PULLUP = 1 2038 // .. ==> 0XF8000700[12:12] = 0x00000001U 2039 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 2040 // .. DisableRcvr = 0 2041 // .. ==> 0XF8000700[13:13] = 0x00000000U 2042 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2043 // .. 2044 EMIT_MASKWRITE(0XF8000700, 0x00003FFFU ,0x00001610U), 2045 // .. TRI_ENABLE = 0 2046 // .. ==> 0XF8000708[0:0] = 0x00000000U 2047 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2048 // .. L0_SEL = 0 2049 // .. ==> 0XF8000708[1:1] = 0x00000000U 2050 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2051 // .. L1_SEL = 0 2052 // .. ==> 0XF8000708[2:2] = 0x00000000U 2053 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2054 // .. L2_SEL = 2 2055 // .. ==> 0XF8000708[4:3] = 0x00000002U 2056 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 2057 // .. L3_SEL = 0 2058 // .. ==> 0XF8000708[7:5] = 0x00000000U 2059 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2060 // .. Speed = 0 2061 // .. ==> 0XF8000708[8:8] = 0x00000000U 2062 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2063 // .. IO_Type = 3 2064 // .. ==> 0XF8000708[11:9] = 0x00000003U 2065 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2066 // .. PULLUP = 0 2067 // .. ==> 0XF8000708[12:12] = 0x00000000U 2068 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2069 // .. DisableRcvr = 0 2070 // .. ==> 0XF8000708[13:13] = 0x00000000U 2071 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2072 // .. 2073 EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000610U), 2074 // .. TRI_ENABLE = 0 2075 // .. ==> 0XF800070C[0:0] = 0x00000000U 2076 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2077 // .. L0_SEL = 0 2078 // .. ==> 0XF800070C[1:1] = 0x00000000U 2079 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2080 // .. L1_SEL = 0 2081 // .. ==> 0XF800070C[2:2] = 0x00000000U 2082 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2083 // .. L2_SEL = 2 2084 // .. ==> 0XF800070C[4:3] = 0x00000002U 2085 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 2086 // .. L3_SEL = 0 2087 // .. ==> 0XF800070C[7:5] = 0x00000000U 2088 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2089 // .. Speed = 0 2090 // .. ==> 0XF800070C[8:8] = 0x00000000U 2091 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2092 // .. IO_Type = 3 2093 // .. ==> 0XF800070C[11:9] = 0x00000003U 2094 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2095 // .. PULLUP = 0 2096 // .. ==> 0XF800070C[12:12] = 0x00000000U 2097 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2098 // .. DisableRcvr = 0 2099 // .. ==> 0XF800070C[13:13] = 0x00000000U 2100 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2101 // .. 2102 EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000610U), 2103 // .. TRI_ENABLE = 0 2104 // .. ==> 0XF8000710[0:0] = 0x00000000U 2105 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2106 // .. L0_SEL = 0 2107 // .. ==> 0XF8000710[1:1] = 0x00000000U 2108 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2109 // .. L1_SEL = 0 2110 // .. ==> 0XF8000710[2:2] = 0x00000000U 2111 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2112 // .. L2_SEL = 2 2113 // .. ==> 0XF8000710[4:3] = 0x00000002U 2114 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 2115 // .. L3_SEL = 0 2116 // .. ==> 0XF8000710[7:5] = 0x00000000U 2117 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2118 // .. Speed = 0 2119 // .. ==> 0XF8000710[8:8] = 0x00000000U 2120 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2121 // .. IO_Type = 3 2122 // .. ==> 0XF8000710[11:9] = 0x00000003U 2123 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2124 // .. PULLUP = 0 2125 // .. ==> 0XF8000710[12:12] = 0x00000000U 2126 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2127 // .. DisableRcvr = 0 2128 // .. ==> 0XF8000710[13:13] = 0x00000000U 2129 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2130 // .. 2131 EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000610U), 2132 // .. TRI_ENABLE = 0 2133 // .. ==> 0XF8000714[0:0] = 0x00000000U 2134 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2135 // .. L0_SEL = 0 2136 // .. ==> 0XF8000714[1:1] = 0x00000000U 2137 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2138 // .. L1_SEL = 0 2139 // .. ==> 0XF8000714[2:2] = 0x00000000U 2140 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2141 // .. L2_SEL = 2 2142 // .. ==> 0XF8000714[4:3] = 0x00000002U 2143 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 2144 // .. L3_SEL = 0 2145 // .. ==> 0XF8000714[7:5] = 0x00000000U 2146 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2147 // .. Speed = 0 2148 // .. ==> 0XF8000714[8:8] = 0x00000000U 2149 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2150 // .. IO_Type = 3 2151 // .. ==> 0XF8000714[11:9] = 0x00000003U 2152 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2153 // .. PULLUP = 0 2154 // .. ==> 0XF8000714[12:12] = 0x00000000U 2155 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2156 // .. DisableRcvr = 0 2157 // .. ==> 0XF8000714[13:13] = 0x00000000U 2158 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2159 // .. 2160 EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000610U), 2161 // .. TRI_ENABLE = 0 2162 // .. ==> 0XF8000718[0:0] = 0x00000000U 2163 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2164 // .. L0_SEL = 0 2165 // .. ==> 0XF8000718[1:1] = 0x00000000U 2166 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2167 // .. L1_SEL = 0 2168 // .. ==> 0XF8000718[2:2] = 0x00000000U 2169 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2170 // .. L2_SEL = 2 2171 // .. ==> 0XF8000718[4:3] = 0x00000002U 2172 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 2173 // .. L3_SEL = 0 2174 // .. ==> 0XF8000718[7:5] = 0x00000000U 2175 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2176 // .. Speed = 0 2177 // .. ==> 0XF8000718[8:8] = 0x00000000U 2178 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2179 // .. IO_Type = 3 2180 // .. ==> 0XF8000718[11:9] = 0x00000003U 2181 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2182 // .. PULLUP = 0 2183 // .. ==> 0XF8000718[12:12] = 0x00000000U 2184 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2185 // .. DisableRcvr = 0 2186 // .. ==> 0XF8000718[13:13] = 0x00000000U 2187 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2188 // .. 2189 EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000610U), 2190 // .. TRI_ENABLE = 0 2191 // .. ==> 0XF800071C[0:0] = 0x00000000U 2192 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2193 // .. L0_SEL = 0 2194 // .. ==> 0XF800071C[1:1] = 0x00000000U 2195 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2196 // .. L1_SEL = 0 2197 // .. ==> 0XF800071C[2:2] = 0x00000000U 2198 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2199 // .. L2_SEL = 2 2200 // .. ==> 0XF800071C[4:3] = 0x00000002U 2201 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 2202 // .. L3_SEL = 0 2203 // .. ==> 0XF800071C[7:5] = 0x00000000U 2204 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2205 // .. Speed = 0 2206 // .. ==> 0XF800071C[8:8] = 0x00000000U 2207 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2208 // .. IO_Type = 3 2209 // .. ==> 0XF800071C[11:9] = 0x00000003U 2210 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2211 // .. PULLUP = 0 2212 // .. ==> 0XF800071C[12:12] = 0x00000000U 2213 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2214 // .. DisableRcvr = 0 2215 // .. ==> 0XF800071C[13:13] = 0x00000000U 2216 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2217 // .. 2218 EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000610U), 2219 // .. TRI_ENABLE = 0 2220 // .. ==> 0XF8000720[0:0] = 0x00000000U 2221 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2222 // .. L0_SEL = 0 2223 // .. ==> 0XF8000720[1:1] = 0x00000000U 2224 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2225 // .. L1_SEL = 0 2226 // .. ==> 0XF8000720[2:2] = 0x00000000U 2227 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2228 // .. L2_SEL = 2 2229 // .. ==> 0XF8000720[4:3] = 0x00000002U 2230 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 2231 // .. L3_SEL = 0 2232 // .. ==> 0XF8000720[7:5] = 0x00000000U 2233 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2234 // .. Speed = 0 2235 // .. ==> 0XF8000720[8:8] = 0x00000000U 2236 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2237 // .. IO_Type = 3 2238 // .. ==> 0XF8000720[11:9] = 0x00000003U 2239 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2240 // .. PULLUP = 0 2241 // .. ==> 0XF8000720[12:12] = 0x00000000U 2242 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2243 // .. DisableRcvr = 0 2244 // .. ==> 0XF8000720[13:13] = 0x00000000U 2245 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2246 // .. 2247 EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000610U), 2248 // .. TRI_ENABLE = 0 2249 // .. ==> 0XF8000724[0:0] = 0x00000000U 2250 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2251 // .. L0_SEL = 0 2252 // .. ==> 0XF8000724[1:1] = 0x00000000U 2253 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2254 // .. L1_SEL = 0 2255 // .. ==> 0XF8000724[2:2] = 0x00000000U 2256 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2257 // .. L2_SEL = 2 2258 // .. ==> 0XF8000724[4:3] = 0x00000002U 2259 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 2260 // .. L3_SEL = 0 2261 // .. ==> 0XF8000724[7:5] = 0x00000000U 2262 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2263 // .. Speed = 0 2264 // .. ==> 0XF8000724[8:8] = 0x00000000U 2265 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2266 // .. IO_Type = 3 2267 // .. ==> 0XF8000724[11:9] = 0x00000003U 2268 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2269 // .. PULLUP = 0 2270 // .. ==> 0XF8000724[12:12] = 0x00000000U 2271 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2272 // .. DisableRcvr = 0 2273 // .. ==> 0XF8000724[13:13] = 0x00000000U 2274 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2275 // .. 2276 EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00000610U), 2277 // .. TRI_ENABLE = 0 2278 // .. ==> 0XF8000728[0:0] = 0x00000000U 2279 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2280 // .. L0_SEL = 0 2281 // .. ==> 0XF8000728[1:1] = 0x00000000U 2282 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2283 // .. L1_SEL = 0 2284 // .. ==> 0XF8000728[2:2] = 0x00000000U 2285 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2286 // .. L2_SEL = 2 2287 // .. ==> 0XF8000728[4:3] = 0x00000002U 2288 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 2289 // .. L3_SEL = 0 2290 // .. ==> 0XF8000728[7:5] = 0x00000000U 2291 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2292 // .. Speed = 0 2293 // .. ==> 0XF8000728[8:8] = 0x00000000U 2294 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2295 // .. IO_Type = 3 2296 // .. ==> 0XF8000728[11:9] = 0x00000003U 2297 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2298 // .. PULLUP = 0 2299 // .. ==> 0XF8000728[12:12] = 0x00000000U 2300 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2301 // .. DisableRcvr = 0 2302 // .. ==> 0XF8000728[13:13] = 0x00000000U 2303 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2304 // .. 2305 EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00000610U), 2306 // .. TRI_ENABLE = 0 2307 // .. ==> 0XF800072C[0:0] = 0x00000000U 2308 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2309 // .. L0_SEL = 0 2310 // .. ==> 0XF800072C[1:1] = 0x00000000U 2311 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2312 // .. L1_SEL = 0 2313 // .. ==> 0XF800072C[2:2] = 0x00000000U 2314 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2315 // .. L2_SEL = 2 2316 // .. ==> 0XF800072C[4:3] = 0x00000002U 2317 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 2318 // .. L3_SEL = 0 2319 // .. ==> 0XF800072C[7:5] = 0x00000000U 2320 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2321 // .. Speed = 0 2322 // .. ==> 0XF800072C[8:8] = 0x00000000U 2323 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2324 // .. IO_Type = 3 2325 // .. ==> 0XF800072C[11:9] = 0x00000003U 2326 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2327 // .. PULLUP = 0 2328 // .. ==> 0XF800072C[12:12] = 0x00000000U 2329 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2330 // .. DisableRcvr = 0 2331 // .. ==> 0XF800072C[13:13] = 0x00000000U 2332 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2333 // .. 2334 EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00000610U), 2335 // .. TRI_ENABLE = 0 2336 // .. ==> 0XF8000730[0:0] = 0x00000000U 2337 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2338 // .. L0_SEL = 0 2339 // .. ==> 0XF8000730[1:1] = 0x00000000U 2340 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2341 // .. L1_SEL = 0 2342 // .. ==> 0XF8000730[2:2] = 0x00000000U 2343 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2344 // .. L2_SEL = 2 2345 // .. ==> 0XF8000730[4:3] = 0x00000002U 2346 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 2347 // .. L3_SEL = 0 2348 // .. ==> 0XF8000730[7:5] = 0x00000000U 2349 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2350 // .. Speed = 0 2351 // .. ==> 0XF8000730[8:8] = 0x00000000U 2352 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2353 // .. IO_Type = 3 2354 // .. ==> 0XF8000730[11:9] = 0x00000003U 2355 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2356 // .. PULLUP = 0 2357 // .. ==> 0XF8000730[12:12] = 0x00000000U 2358 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2359 // .. DisableRcvr = 0 2360 // .. ==> 0XF8000730[13:13] = 0x00000000U 2361 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2362 // .. 2363 EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00000610U), 2364 // .. TRI_ENABLE = 0 2365 // .. ==> 0XF8000734[0:0] = 0x00000000U 2366 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2367 // .. L0_SEL = 0 2368 // .. ==> 0XF8000734[1:1] = 0x00000000U 2369 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2370 // .. L1_SEL = 0 2371 // .. ==> 0XF8000734[2:2] = 0x00000000U 2372 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2373 // .. L2_SEL = 2 2374 // .. ==> 0XF8000734[4:3] = 0x00000002U 2375 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 2376 // .. L3_SEL = 0 2377 // .. ==> 0XF8000734[7:5] = 0x00000000U 2378 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2379 // .. Speed = 0 2380 // .. ==> 0XF8000734[8:8] = 0x00000000U 2381 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2382 // .. IO_Type = 3 2383 // .. ==> 0XF8000734[11:9] = 0x00000003U 2384 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2385 // .. PULLUP = 0 2386 // .. ==> 0XF8000734[12:12] = 0x00000000U 2387 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2388 // .. DisableRcvr = 0 2389 // .. ==> 0XF8000734[13:13] = 0x00000000U 2390 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2391 // .. 2392 EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00000610U), 2393 // .. TRI_ENABLE = 1 2394 // .. ==> 0XF8000738[0:0] = 0x00000001U 2395 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2396 // .. L0_SEL = 0 2397 // .. ==> 0XF8000738[1:1] = 0x00000000U 2398 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2399 // .. L1_SEL = 0 2400 // .. ==> 0XF8000738[2:2] = 0x00000000U 2401 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2402 // .. L2_SEL = 2 2403 // .. ==> 0XF8000738[4:3] = 0x00000002U 2404 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 2405 // .. L3_SEL = 0 2406 // .. ==> 0XF8000738[7:5] = 0x00000000U 2407 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2408 // .. Speed = 0 2409 // .. ==> 0XF8000738[8:8] = 0x00000000U 2410 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2411 // .. IO_Type = 3 2412 // .. ==> 0XF8000738[11:9] = 0x00000003U 2413 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2414 // .. PULLUP = 0 2415 // .. ==> 0XF8000738[12:12] = 0x00000000U 2416 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2417 // .. DisableRcvr = 0 2418 // .. ==> 0XF8000738[13:13] = 0x00000000U 2419 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2420 // .. 2421 EMIT_MASKWRITE(0XF8000738, 0x00003FFFU ,0x00000611U), 2422 // .. TRI_ENABLE = 0 2423 // .. ==> 0XF8000760[0:0] = 0x00000000U 2424 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2425 // .. L0_SEL = 0 2426 // .. ==> 0XF8000760[1:1] = 0x00000000U 2427 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2428 // .. L1_SEL = 0 2429 // .. ==> 0XF8000760[2:2] = 0x00000000U 2430 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2431 // .. L2_SEL = 0 2432 // .. ==> 0XF8000760[4:3] = 0x00000000U 2433 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2434 // .. L3_SEL = 7 2435 // .. ==> 0XF8000760[7:5] = 0x00000007U 2436 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U 2437 // .. Speed = 0 2438 // .. ==> 0XF8000760[8:8] = 0x00000000U 2439 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2440 // .. IO_Type = 3 2441 // .. ==> 0XF8000760[11:9] = 0x00000003U 2442 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2443 // .. PULLUP = 0 2444 // .. ==> 0XF8000760[12:12] = 0x00000000U 2445 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2446 // .. DisableRcvr = 0 2447 // .. ==> 0XF8000760[13:13] = 0x00000000U 2448 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2449 // .. 2450 EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x000006E0U), 2451 // .. TRI_ENABLE = 1 2452 // .. ==> 0XF8000764[0:0] = 0x00000001U 2453 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2454 // .. L0_SEL = 0 2455 // .. ==> 0XF8000764[1:1] = 0x00000000U 2456 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2457 // .. L1_SEL = 0 2458 // .. ==> 0XF8000764[2:2] = 0x00000000U 2459 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2460 // .. L2_SEL = 0 2461 // .. ==> 0XF8000764[4:3] = 0x00000000U 2462 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2463 // .. L3_SEL = 7 2464 // .. ==> 0XF8000764[7:5] = 0x00000007U 2465 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U 2466 // .. Speed = 0 2467 // .. ==> 0XF8000764[8:8] = 0x00000000U 2468 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2469 // .. IO_Type = 3 2470 // .. ==> 0XF8000764[11:9] = 0x00000003U 2471 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2472 // .. PULLUP = 0 2473 // .. ==> 0XF8000764[12:12] = 0x00000000U 2474 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2475 // .. DisableRcvr = 0 2476 // .. ==> 0XF8000764[13:13] = 0x00000000U 2477 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2478 // .. 2479 EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x000006E1U), 2480 // .. TRI_ENABLE = 1 2481 // .. ==> 0XF8000768[0:0] = 0x00000001U 2482 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2483 // .. L0_SEL = 0 2484 // .. ==> 0XF8000768[1:1] = 0x00000000U 2485 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2486 // .. L1_SEL = 0 2487 // .. ==> 0XF8000768[2:2] = 0x00000000U 2488 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2489 // .. L2_SEL = 0 2490 // .. ==> 0XF8000768[4:3] = 0x00000000U 2491 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2492 // .. L3_SEL = 1 2493 // .. ==> 0XF8000768[7:5] = 0x00000001U 2494 // .. ==> MASK : 0x000000E0U VAL : 0x00000020U 2495 // .. Speed = 0 2496 // .. ==> 0XF8000768[8:8] = 0x00000000U 2497 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2498 // .. IO_Type = 3 2499 // .. ==> 0XF8000768[11:9] = 0x00000003U 2500 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2501 // .. PULLUP = 0 2502 // .. ==> 0XF8000768[12:12] = 0x00000000U 2503 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2504 // .. DisableRcvr = 0 2505 // .. ==> 0XF8000768[13:13] = 0x00000000U 2506 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2507 // .. 2508 EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000621U), 2509 // .. TRI_ENABLE = 0 2510 // .. ==> 0XF800076C[0:0] = 0x00000000U 2511 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2512 // .. L0_SEL = 0 2513 // .. ==> 0XF800076C[1:1] = 0x00000000U 2514 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2515 // .. L1_SEL = 0 2516 // .. ==> 0XF800076C[2:2] = 0x00000000U 2517 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2518 // .. L2_SEL = 0 2519 // .. ==> 0XF800076C[4:3] = 0x00000000U 2520 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2521 // .. L3_SEL = 1 2522 // .. ==> 0XF800076C[7:5] = 0x00000001U 2523 // .. ==> MASK : 0x000000E0U VAL : 0x00000020U 2524 // .. Speed = 0 2525 // .. ==> 0XF800076C[8:8] = 0x00000000U 2526 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2527 // .. IO_Type = 3 2528 // .. ==> 0XF800076C[11:9] = 0x00000003U 2529 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2530 // .. PULLUP = 0 2531 // .. ==> 0XF800076C[12:12] = 0x00000000U 2532 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2533 // .. DisableRcvr = 0 2534 // .. ==> 0XF800076C[13:13] = 0x00000000U 2535 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2536 // .. 2537 EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000620U), 2538 // .. TRI_ENABLE = 0 2539 // .. ==> 0XF8000770[0:0] = 0x00000000U 2540 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2541 // .. L0_SEL = 0 2542 // .. ==> 0XF8000770[1:1] = 0x00000000U 2543 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2544 // .. L1_SEL = 0 2545 // .. ==> 0XF8000770[2:2] = 0x00000000U 2546 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2547 // .. L2_SEL = 0 2548 // .. ==> 0XF8000770[4:3] = 0x00000000U 2549 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2550 // .. L3_SEL = 5 2551 // .. ==> 0XF8000770[7:5] = 0x00000005U 2552 // .. ==> MASK : 0x000000E0U VAL : 0x000000A0U 2553 // .. Speed = 0 2554 // .. ==> 0XF8000770[8:8] = 0x00000000U 2555 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2556 // .. IO_Type = 3 2557 // .. ==> 0XF8000770[11:9] = 0x00000003U 2558 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2559 // .. PULLUP = 1 2560 // .. ==> 0XF8000770[12:12] = 0x00000001U 2561 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 2562 // .. DisableRcvr = 0 2563 // .. ==> 0XF8000770[13:13] = 0x00000000U 2564 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2565 // .. 2566 EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x000016A0U), 2567 // .. TRI_ENABLE = 0 2568 // .. ==> 0XF8000774[0:0] = 0x00000000U 2569 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2570 // .. L0_SEL = 0 2571 // .. ==> 0XF8000774[1:1] = 0x00000000U 2572 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2573 // .. L1_SEL = 0 2574 // .. ==> 0XF8000774[2:2] = 0x00000000U 2575 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2576 // .. L2_SEL = 0 2577 // .. ==> 0XF8000774[4:3] = 0x00000000U 2578 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2579 // .. L3_SEL = 5 2580 // .. ==> 0XF8000774[7:5] = 0x00000005U 2581 // .. ==> MASK : 0x000000E0U VAL : 0x000000A0U 2582 // .. Speed = 0 2583 // .. ==> 0XF8000774[8:8] = 0x00000000U 2584 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2585 // .. IO_Type = 3 2586 // .. ==> 0XF8000774[11:9] = 0x00000003U 2587 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2588 // .. PULLUP = 1 2589 // .. ==> 0XF8000774[12:12] = 0x00000001U 2590 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 2591 // .. DisableRcvr = 0 2592 // .. ==> 0XF8000774[13:13] = 0x00000000U 2593 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2594 // .. 2595 EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x000016A0U), 2596 // .. TRI_ENABLE = 0 2597 // .. ==> 0XF8000778[0:0] = 0x00000000U 2598 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2599 // .. L0_SEL = 0 2600 // .. ==> 0XF8000778[1:1] = 0x00000000U 2601 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2602 // .. L1_SEL = 0 2603 // .. ==> 0XF8000778[2:2] = 0x00000000U 2604 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2605 // .. L2_SEL = 0 2606 // .. ==> 0XF8000778[4:3] = 0x00000000U 2607 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2608 // .. L3_SEL = 5 2609 // .. ==> 0XF8000778[7:5] = 0x00000005U 2610 // .. ==> MASK : 0x000000E0U VAL : 0x000000A0U 2611 // .. Speed = 0 2612 // .. ==> 0XF8000778[8:8] = 0x00000000U 2613 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2614 // .. IO_Type = 3 2615 // .. ==> 0XF8000778[11:9] = 0x00000003U 2616 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2617 // .. PULLUP = 1 2618 // .. ==> 0XF8000778[12:12] = 0x00000001U 2619 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 2620 // .. DisableRcvr = 0 2621 // .. ==> 0XF8000778[13:13] = 0x00000000U 2622 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2623 // .. 2624 EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x000016A0U), 2625 // .. TRI_ENABLE = 0 2626 // .. ==> 0XF800077C[0:0] = 0x00000000U 2627 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2628 // .. L0_SEL = 0 2629 // .. ==> 0XF800077C[1:1] = 0x00000000U 2630 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2631 // .. L1_SEL = 0 2632 // .. ==> 0XF800077C[2:2] = 0x00000000U 2633 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2634 // .. L2_SEL = 0 2635 // .. ==> 0XF800077C[4:3] = 0x00000000U 2636 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2637 // .. L3_SEL = 5 2638 // .. ==> 0XF800077C[7:5] = 0x00000005U 2639 // .. ==> MASK : 0x000000E0U VAL : 0x000000A0U 2640 // .. Speed = 0 2641 // .. ==> 0XF800077C[8:8] = 0x00000000U 2642 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2643 // .. IO_Type = 3 2644 // .. ==> 0XF800077C[11:9] = 0x00000003U 2645 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2646 // .. PULLUP = 1 2647 // .. ==> 0XF800077C[12:12] = 0x00000001U 2648 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 2649 // .. DisableRcvr = 0 2650 // .. ==> 0XF800077C[13:13] = 0x00000000U 2651 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2652 // .. 2653 EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x000016A0U), 2654 // .. TRI_ENABLE = 0 2655 // .. ==> 0XF8000780[0:0] = 0x00000000U 2656 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2657 // .. L0_SEL = 0 2658 // .. ==> 0XF8000780[1:1] = 0x00000000U 2659 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2660 // .. L1_SEL = 0 2661 // .. ==> 0XF8000780[2:2] = 0x00000000U 2662 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2663 // .. L2_SEL = 0 2664 // .. ==> 0XF8000780[4:3] = 0x00000000U 2665 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2666 // .. L3_SEL = 5 2667 // .. ==> 0XF8000780[7:5] = 0x00000005U 2668 // .. ==> MASK : 0x000000E0U VAL : 0x000000A0U 2669 // .. Speed = 0 2670 // .. ==> 0XF8000780[8:8] = 0x00000000U 2671 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2672 // .. IO_Type = 3 2673 // .. ==> 0XF8000780[11:9] = 0x00000003U 2674 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2675 // .. PULLUP = 1 2676 // .. ==> 0XF8000780[12:12] = 0x00000001U 2677 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 2678 // .. DisableRcvr = 0 2679 // .. ==> 0XF8000780[13:13] = 0x00000000U 2680 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2681 // .. 2682 EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x000016A0U), 2683 // .. TRI_ENABLE = 0 2684 // .. ==> 0XF8000784[0:0] = 0x00000000U 2685 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2686 // .. L0_SEL = 0 2687 // .. ==> 0XF8000784[1:1] = 0x00000000U 2688 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2689 // .. L1_SEL = 0 2690 // .. ==> 0XF8000784[2:2] = 0x00000000U 2691 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2692 // .. L2_SEL = 0 2693 // .. ==> 0XF8000784[4:3] = 0x00000000U 2694 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2695 // .. L3_SEL = 5 2696 // .. ==> 0XF8000784[7:5] = 0x00000005U 2697 // .. ==> MASK : 0x000000E0U VAL : 0x000000A0U 2698 // .. Speed = 0 2699 // .. ==> 0XF8000784[8:8] = 0x00000000U 2700 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2701 // .. IO_Type = 3 2702 // .. ==> 0XF8000784[11:9] = 0x00000003U 2703 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2704 // .. PULLUP = 1 2705 // .. ==> 0XF8000784[12:12] = 0x00000001U 2706 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 2707 // .. DisableRcvr = 0 2708 // .. ==> 0XF8000784[13:13] = 0x00000000U 2709 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2710 // .. 2711 EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x000016A0U), 2712 // .. TRI_ENABLE = 1 2713 // .. ==> 0XF8000788[0:0] = 0x00000001U 2714 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2715 // .. L0_SEL = 0 2716 // .. ==> 0XF8000788[1:1] = 0x00000000U 2717 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2718 // .. L1_SEL = 0 2719 // .. ==> 0XF8000788[2:2] = 0x00000000U 2720 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2721 // .. L2_SEL = 0 2722 // .. ==> 0XF8000788[4:3] = 0x00000000U 2723 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2724 // .. L3_SEL = 3 2725 // .. ==> 0XF8000788[7:5] = 0x00000003U 2726 // .. ==> MASK : 0x000000E0U VAL : 0x00000060U 2727 // .. Speed = 0 2728 // .. ==> 0XF8000788[8:8] = 0x00000000U 2729 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2730 // .. IO_Type = 3 2731 // .. ==> 0XF8000788[11:9] = 0x00000003U 2732 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2733 // .. PULLUP = 1 2734 // .. ==> 0XF8000788[12:12] = 0x00000001U 2735 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 2736 // .. DisableRcvr = 0 2737 // .. ==> 0XF8000788[13:13] = 0x00000000U 2738 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2739 // .. 2740 EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00001661U), 2741 // .. TRI_ENABLE = 0 2742 // .. ==> 0XF800078C[0:0] = 0x00000000U 2743 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2744 // .. L0_SEL = 0 2745 // .. ==> 0XF800078C[1:1] = 0x00000000U 2746 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2747 // .. L1_SEL = 0 2748 // .. ==> 0XF800078C[2:2] = 0x00000000U 2749 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2750 // .. L2_SEL = 0 2751 // .. ==> 0XF800078C[4:3] = 0x00000000U 2752 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2753 // .. L3_SEL = 3 2754 // .. ==> 0XF800078C[7:5] = 0x00000003U 2755 // .. ==> MASK : 0x000000E0U VAL : 0x00000060U 2756 // .. Speed = 0 2757 // .. ==> 0XF800078C[8:8] = 0x00000000U 2758 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2759 // .. IO_Type = 3 2760 // .. ==> 0XF800078C[11:9] = 0x00000003U 2761 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2762 // .. PULLUP = 1 2763 // .. ==> 0XF800078C[12:12] = 0x00000001U 2764 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 2765 // .. DisableRcvr = 0 2766 // .. ==> 0XF800078C[13:13] = 0x00000000U 2767 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2768 // .. 2769 EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00001660U), 2770 // .. TRI_ENABLE = 1 2771 // .. ==> 0XF8000790[0:0] = 0x00000001U 2772 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2773 // .. L0_SEL = 0 2774 // .. ==> 0XF8000790[1:1] = 0x00000000U 2775 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2776 // .. L1_SEL = 0 2777 // .. ==> 0XF8000790[2:2] = 0x00000000U 2778 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2779 // .. L2_SEL = 0 2780 // .. ==> 0XF8000790[4:3] = 0x00000000U 2781 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2782 // .. L3_SEL = 3 2783 // .. ==> 0XF8000790[7:5] = 0x00000003U 2784 // .. ==> MASK : 0x000000E0U VAL : 0x00000060U 2785 // .. Speed = 0 2786 // .. ==> 0XF8000790[8:8] = 0x00000000U 2787 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2788 // .. IO_Type = 3 2789 // .. ==> 0XF8000790[11:9] = 0x00000003U 2790 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2791 // .. PULLUP = 1 2792 // .. ==> 0XF8000790[12:12] = 0x00000001U 2793 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 2794 // .. DisableRcvr = 0 2795 // .. ==> 0XF8000790[13:13] = 0x00000000U 2796 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2797 // .. 2798 EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00001661U), 2799 // .. TRI_ENABLE = 1 2800 // .. ==> 0XF8000794[0:0] = 0x00000001U 2801 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2802 // .. L0_SEL = 0 2803 // .. ==> 0XF8000794[1:1] = 0x00000000U 2804 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2805 // .. L1_SEL = 0 2806 // .. ==> 0XF8000794[2:2] = 0x00000000U 2807 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2808 // .. L2_SEL = 0 2809 // .. ==> 0XF8000794[4:3] = 0x00000000U 2810 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2811 // .. L3_SEL = 3 2812 // .. ==> 0XF8000794[7:5] = 0x00000003U 2813 // .. ==> MASK : 0x000000E0U VAL : 0x00000060U 2814 // .. Speed = 0 2815 // .. ==> 0XF8000794[8:8] = 0x00000000U 2816 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2817 // .. IO_Type = 3 2818 // .. ==> 0XF8000794[11:9] = 0x00000003U 2819 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2820 // .. PULLUP = 1 2821 // .. ==> 0XF8000794[12:12] = 0x00000001U 2822 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 2823 // .. DisableRcvr = 0 2824 // .. ==> 0XF8000794[13:13] = 0x00000000U 2825 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2826 // .. 2827 EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00001661U), 2828 // .. TRI_ENABLE = 1 2829 // .. ==> 0XF8000798[0:0] = 0x00000001U 2830 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2831 // .. L0_SEL = 0 2832 // .. ==> 0XF8000798[1:1] = 0x00000000U 2833 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2834 // .. L1_SEL = 0 2835 // .. ==> 0XF8000798[2:2] = 0x00000000U 2836 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2837 // .. L2_SEL = 0 2838 // .. ==> 0XF8000798[4:3] = 0x00000000U 2839 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2840 // .. L3_SEL = 3 2841 // .. ==> 0XF8000798[7:5] = 0x00000003U 2842 // .. ==> MASK : 0x000000E0U VAL : 0x00000060U 2843 // .. Speed = 0 2844 // .. ==> 0XF8000798[8:8] = 0x00000000U 2845 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2846 // .. IO_Type = 3 2847 // .. ==> 0XF8000798[11:9] = 0x00000003U 2848 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2849 // .. PULLUP = 0 2850 // .. ==> 0XF8000798[12:12] = 0x00000000U 2851 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2852 // .. DisableRcvr = 0 2853 // .. ==> 0XF8000798[13:13] = 0x00000000U 2854 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2855 // .. 2856 EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000661U), 2857 // .. TRI_ENABLE = 0 2858 // .. ==> 0XF800079C[0:0] = 0x00000000U 2859 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2860 // .. L0_SEL = 0 2861 // .. ==> 0XF800079C[1:1] = 0x00000000U 2862 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2863 // .. L1_SEL = 0 2864 // .. ==> 0XF800079C[2:2] = 0x00000000U 2865 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 2866 // .. L2_SEL = 0 2867 // .. ==> 0XF800079C[4:3] = 0x00000000U 2868 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2869 // .. L3_SEL = 3 2870 // .. ==> 0XF800079C[7:5] = 0x00000003U 2871 // .. ==> MASK : 0x000000E0U VAL : 0x00000060U 2872 // .. Speed = 0 2873 // .. ==> 0XF800079C[8:8] = 0x00000000U 2874 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 2875 // .. IO_Type = 3 2876 // .. ==> 0XF800079C[11:9] = 0x00000003U 2877 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2878 // .. PULLUP = 0 2879 // .. ==> 0XF800079C[12:12] = 0x00000000U 2880 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2881 // .. DisableRcvr = 0 2882 // .. ==> 0XF800079C[13:13] = 0x00000000U 2883 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2884 // .. 2885 EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000660U), 2886 // .. TRI_ENABLE = 0 2887 // .. ==> 0XF80007A0[0:0] = 0x00000000U 2888 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2889 // .. L0_SEL = 0 2890 // .. ==> 0XF80007A0[1:1] = 0x00000000U 2891 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2892 // .. L1_SEL = 1 2893 // .. ==> 0XF80007A0[2:2] = 0x00000001U 2894 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 2895 // .. L2_SEL = 0 2896 // .. ==> 0XF80007A0[4:3] = 0x00000000U 2897 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2898 // .. L3_SEL = 0 2899 // .. ==> 0XF80007A0[7:5] = 0x00000000U 2900 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2901 // .. Speed = 1 2902 // .. ==> 0XF80007A0[8:8] = 0x00000001U 2903 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2904 // .. IO_Type = 3 2905 // .. ==> 0XF80007A0[11:9] = 0x00000003U 2906 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2907 // .. PULLUP = 0 2908 // .. ==> 0XF80007A0[12:12] = 0x00000000U 2909 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2910 // .. DisableRcvr = 0 2911 // .. ==> 0XF80007A0[13:13] = 0x00000000U 2912 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2913 // .. 2914 EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000704U), 2915 // .. TRI_ENABLE = 1 2916 // .. ==> 0XF80007A4[0:0] = 0x00000001U 2917 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2918 // .. L0_SEL = 0 2919 // .. ==> 0XF80007A4[1:1] = 0x00000000U 2920 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2921 // .. L1_SEL = 1 2922 // .. ==> 0XF80007A4[2:2] = 0x00000001U 2923 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 2924 // .. L2_SEL = 0 2925 // .. ==> 0XF80007A4[4:3] = 0x00000000U 2926 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2927 // .. L3_SEL = 0 2928 // .. ==> 0XF80007A4[7:5] = 0x00000000U 2929 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2930 // .. Speed = 1 2931 // .. ==> 0XF80007A4[8:8] = 0x00000001U 2932 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2933 // .. IO_Type = 3 2934 // .. ==> 0XF80007A4[11:9] = 0x00000003U 2935 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2936 // .. PULLUP = 0 2937 // .. ==> 0XF80007A4[12:12] = 0x00000000U 2938 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2939 // .. DisableRcvr = 0 2940 // .. ==> 0XF80007A4[13:13] = 0x00000000U 2941 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2942 // .. 2943 EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000705U), 2944 // .. TRI_ENABLE = 0 2945 // .. ==> 0XF80007A8[0:0] = 0x00000000U 2946 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 2947 // .. L0_SEL = 0 2948 // .. ==> 0XF80007A8[1:1] = 0x00000000U 2949 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2950 // .. L1_SEL = 1 2951 // .. ==> 0XF80007A8[2:2] = 0x00000001U 2952 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 2953 // .. L2_SEL = 0 2954 // .. ==> 0XF80007A8[4:3] = 0x00000000U 2955 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2956 // .. L3_SEL = 0 2957 // .. ==> 0XF80007A8[7:5] = 0x00000000U 2958 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2959 // .. Speed = 1 2960 // .. ==> 0XF80007A8[8:8] = 0x00000001U 2961 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2962 // .. IO_Type = 3 2963 // .. ==> 0XF80007A8[11:9] = 0x00000003U 2964 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2965 // .. PULLUP = 0 2966 // .. ==> 0XF80007A8[12:12] = 0x00000000U 2967 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2968 // .. DisableRcvr = 0 2969 // .. ==> 0XF80007A8[13:13] = 0x00000000U 2970 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 2971 // .. 2972 EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000704U), 2973 // .. TRI_ENABLE = 1 2974 // .. ==> 0XF80007AC[0:0] = 0x00000001U 2975 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 2976 // .. L0_SEL = 0 2977 // .. ==> 0XF80007AC[1:1] = 0x00000000U 2978 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 2979 // .. L1_SEL = 1 2980 // .. ==> 0XF80007AC[2:2] = 0x00000001U 2981 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 2982 // .. L2_SEL = 0 2983 // .. ==> 0XF80007AC[4:3] = 0x00000000U 2984 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 2985 // .. L3_SEL = 0 2986 // .. ==> 0XF80007AC[7:5] = 0x00000000U 2987 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 2988 // .. Speed = 1 2989 // .. ==> 0XF80007AC[8:8] = 0x00000001U 2990 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 2991 // .. IO_Type = 3 2992 // .. ==> 0XF80007AC[11:9] = 0x00000003U 2993 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 2994 // .. PULLUP = 0 2995 // .. ==> 0XF80007AC[12:12] = 0x00000000U 2996 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 2997 // .. DisableRcvr = 0 2998 // .. ==> 0XF80007AC[13:13] = 0x00000000U 2999 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3000 // ..
3001 EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000705U), 3002 // .. TRI_ENABLE = 0 3003 // .. ==> 0XF80007B0[0:0] = 0x00000000U 3004 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3005 // .. L0_SEL = 0 3006 // .. ==> 0XF80007B0[1:1] = 0x00000000U 3007 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3008 // .. L1_SEL = 1 3009 // .. ==> 0XF80007B0[2:2] = 0x00000001U 3010 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3011 // .. L2_SEL = 0 3012 // .. ==> 0XF80007B0[4:3] = 0x00000000U 3013 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3014 // .. L3_SEL = 0 3015 // .. ==> 0XF80007B0[7:5] = 0x00000000U 3016 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3017 // .. Speed = 1 3018 // .. ==> 0XF80007B0[8:8] = 0x00000001U 3019 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3020 // .. IO_Type = 3 3021 // .. ==> 0XF80007B0[11:9] = 0x00000003U 3022 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 3023 // .. PULLUP = 0 3024 // .. ==> 0XF80007B0[12:12] = 0x00000000U 3025 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3026 // .. DisableRcvr = 0 3027 // .. ==> 0XF80007B0[13:13] = 0x00000000U 3028 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3029 // .. 3030 EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000704U), 3031 // .. TRI_ENABLE = 0 3032 // .. ==> 0XF80007B4[0:0] = 0x00000000U 3033 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3034 // .. L0_SEL = 0 3035 // .. ==> 0XF80007B4[1:1] = 0x00000000U 3036 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3037 // .. L1_SEL = 1 3038 // .. ==> 0XF80007B4[2:2] = 0x00000001U 3039 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3040 // .. L2_SEL = 0 3041 // .. ==> 0XF80007B4[4:3] = 0x00000000U 3042 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3043 // .. L3_SEL = 0 3044 // .. ==> 0XF80007B4[7:5] = 0x00000000U 3045 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3046 // .. Speed = 1 3047 // .. ==> 0XF80007B4[8:8] = 0x00000001U 3048 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3049 // .. IO_Type = 3 3050 // .. ==> 0XF80007B4[11:9] = 0x00000003U 3051 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 3052 // .. PULLUP = 0 3053 // .. ==> 0XF80007B4[12:12] = 0x00000000U 3054 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3055 // .. DisableRcvr = 0 3056 // .. ==> 0XF80007B4[13:13] = 0x00000000U 3057 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3058 // .. 3059 EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000704U), 3060 // .. TRI_ENABLE = 0 3061 // .. ==> 0XF80007B8[0:0] = 0x00000000U 3062 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3063 // .. L0_SEL = 0 3064 // .. ==> 0XF80007B8[1:1] = 0x00000000U 3065 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3066 // .. L1_SEL = 1 3067 // .. ==> 0XF80007B8[2:2] = 0x00000001U 3068 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3069 // .. L2_SEL = 0 3070 // .. ==> 0XF80007B8[4:3] = 0x00000000U 3071 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3072 // .. L3_SEL = 0 3073 // .. ==> 0XF80007B8[7:5] = 0x00000000U 3074 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3075 // .. Speed = 1 3076 // .. ==> 0XF80007B8[8:8] = 0x00000001U 3077 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3078 // .. IO_Type = 3 3079 // .. ==> 0XF80007B8[11:9] = 0x00000003U 3080 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 3081 // .. PULLUP = 0 3082 // .. ==> 0XF80007B8[12:12] = 0x00000000U 3083 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3084 // .. DisableRcvr = 0 3085 // .. ==> 0XF80007B8[13:13] = 0x00000000U 3086 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3087 // .. 3088 EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU ,0x00000704U), 3089 // .. TRI_ENABLE = 0 3090 // .. ==> 0XF80007BC[0:0] = 0x00000000U 3091 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3092 // .. L0_SEL = 0 3093 // .. ==> 0XF80007BC[1:1] = 0x00000000U 3094 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3095 // .. L1_SEL = 1 3096 // .. ==> 0XF80007BC[2:2] = 0x00000001U 3097 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3098 // .. L2_SEL = 0 3099 // .. ==> 0XF80007BC[4:3] = 0x00000000U 3100 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3101 // .. L3_SEL = 0 3102 // .. ==> 0XF80007BC[7:5] = 0x00000000U 3103 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3104 // .. Speed = 1 3105 // .. ==> 0XF80007BC[8:8] = 0x00000001U 3106 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3107 // .. IO_Type = 3 3108 // .. ==> 0XF80007BC[11:9] = 0x00000003U 3109 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 3110 // .. PULLUP = 0 3111 // .. ==> 0XF80007BC[12:12] = 0x00000000U 3112 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3113 // .. DisableRcvr = 0 3114 // .. ==> 0XF80007BC[13:13] = 0x00000000U 3115 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3116 // .. 3117 EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00000704U), 3118 // .. TRI_ENABLE = 1 3119 // .. ==> 0XF80007C0[0:0] = 0x00000001U 3120 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 3121 // .. L0_SEL = 0 3122 // .. ==> 0XF80007C0[1:1] = 0x00000000U 3123 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3124 // .. L1_SEL = 1 3125 // .. ==> 0XF80007C0[2:2] = 0x00000001U 3126 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3127 // .. L2_SEL = 0 3128 // .. ==> 0XF80007C0[4:3] = 0x00000000U 3129 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3130 // .. L3_SEL = 0 3131 // .. ==> 0XF80007C0[7:5] = 0x00000000U 3132 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3133 // .. Speed = 1 3134 // .. ==> 0XF80007C0[8:8] = 0x00000001U 3135 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3136 // .. IO_Type = 3 3137 // .. ==> 0XF80007C0[11:9] = 0x00000003U 3138 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 3139 // .. PULLUP = 0 3140 // .. ==> 0XF80007C0[12:12] = 0x00000000U 3141 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3142 // .. DisableRcvr = 0 3143 // .. ==> 0XF80007C0[13:13] = 0x00000000U 3144 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3145 // .. 3146 EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x00000705U), 3147 // .. TRI_ENABLE = 0 3148 // .. ==> 0XF80007C4[0:0] = 0x00000000U 3149 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3150 // .. L0_SEL = 0 3151 // .. ==> 0XF80007C4[1:1] = 0x00000000U 3152 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3153 // .. L1_SEL = 1 3154 // .. ==> 0XF80007C4[2:2] = 0x00000001U 3155 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3156 // .. L2_SEL = 0 3157 // .. ==> 0XF80007C4[4:3] = 0x00000000U 3158 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3159 // .. L3_SEL = 0 3160 // .. ==> 0XF80007C4[7:5] = 0x00000000U 3161 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3162 // .. Speed = 1 3163 // .. ==> 0XF80007C4[8:8] = 0x00000001U 3164 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3165 // .. IO_Type = 3 3166 // .. ==> 0XF80007C4[11:9] = 0x00000003U 3167 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 3168 // .. PULLUP = 0 3169 // .. ==> 0XF80007C4[12:12] = 0x00000000U 3170 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3171 // .. DisableRcvr = 0 3172 // .. ==> 0XF80007C4[13:13] = 0x00000000U 3173 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3174 // .. 3175 EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x00000704U), 3176 // .. TRI_ENABLE = 0 3177 // .. ==> 0XF80007C8[0:0] = 0x00000000U 3178 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3179 // .. L0_SEL = 0 3180 // .. ==> 0XF80007C8[1:1] = 0x00000000U 3181 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3182 // .. L1_SEL = 1 3183 // .. ==> 0XF80007C8[2:2] = 0x00000001U 3184 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3185 // .. L2_SEL = 0 3186 // .. ==> 0XF80007C8[4:3] = 0x00000000U 3187 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3188 // .. L3_SEL = 0 3189 // .. ==> 0XF80007C8[7:5] = 0x00000000U 3190 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3191 // .. Speed = 1 3192 // .. ==> 0XF80007C8[8:8] = 0x00000001U 3193 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3194 // .. IO_Type = 3 3195 // .. ==> 0XF80007C8[11:9] = 0x00000003U 3196 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 3197 // .. PULLUP = 0 3198 // .. ==> 0XF80007C8[12:12] = 0x00000000U 3199 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3200 // .. DisableRcvr = 0 3201 // .. ==> 0XF80007C8[13:13] = 0x00000000U 3202 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3203 // .. 3204 EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU ,0x00000704U), 3205 // .. TRI_ENABLE = 0 3206 // .. ==> 0XF80007CC[0:0] = 0x00000000U 3207 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3208 // .. L0_SEL = 0 3209 // .. ==> 0XF80007CC[1:1] = 0x00000000U 3210 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3211 // .. L1_SEL = 1 3212 // .. ==> 0XF80007CC[2:2] = 0x00000001U 3213 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3214 // .. L2_SEL = 0 3215 // .. ==> 0XF80007CC[4:3] = 0x00000000U 3216 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3217 // .. L3_SEL = 0 3218 // .. ==> 0XF80007CC[7:5] = 0x00000000U 3219 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 3220 // .. Speed = 1 3221 // .. ==> 0XF80007CC[8:8] = 0x00000001U 3222 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3223 // .. IO_Type = 3 3224 // .. ==> 0XF80007CC[11:9] = 0x00000003U 3225 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 3226 // .. PULLUP = 0 3227 // .. ==> 0XF80007CC[12:12] = 0x00000000U 3228 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3229 // .. DisableRcvr = 0 3230 // .. ==> 0XF80007CC[13:13] = 0x00000000U 3231 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3232 // .. 3233 EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00000704U), 3234 // .. TRI_ENABLE = 0 3235 // .. ==> 0XF80007D0[0:0] = 0x00000000U 3236 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3237 // .. L0_SEL = 0 3238 // .. ==> 0XF80007D0[1:1] = 0x00000000U 3239 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3240 // .. L1_SEL = 0 3241 // .. ==> 0XF80007D0[2:2] = 0x00000000U 3242 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3243 // .. L2_SEL = 0 3244 // .. ==> 0XF80007D0[4:3] = 0x00000000U 3245 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3246 // .. L3_SEL = 2 3247 // .. ==> 0XF80007D0[7:5] = 0x00000002U 3248 // .. ==> MASK : 0x000000E0U VAL : 0x00000040U 3249 // .. Speed = 0 3250 // .. ==> 0XF80007D0[8:8] = 0x00000000U 3251 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3252 // .. IO_Type = 3 3253 // .. ==> 0XF80007D0[11:9] = 0x00000003U 3254 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 3255 // .. PULLUP = 0 3256 // .. ==> 0XF80007D0[12:12] = 0x00000000U 3257 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3258 // .. DisableRcvr = 0 3259 // .. ==> 0XF80007D0[13:13] = 0x00000000U 3260 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3261 // .. 3262 EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000640U), 3263 // .. TRI_ENABLE = 0 3264 // .. ==> 0XF80007D4[0:0] = 0x00000000U 3265 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3266 // .. L0_SEL = 0 3267 // .. ==> 0XF80007D4[1:1] = 0x00000000U 3268 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3269 // .. L1_SEL = 0 3270 // .. ==> 0XF80007D4[2:2] = 0x00000000U 3271 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3272 // .. L2_SEL = 0 3273 // .. ==> 0XF80007D4[4:3] = 0x00000000U 3274 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 3275 // .. L3_SEL = 2 3276 // .. ==> 0XF80007D4[7:5] = 0x00000002U 3277 // .. ==> MASK : 0x000000E0U VAL : 0x00000040U 3278 // .. Speed = 0 3279 // .. ==> 0XF80007D4[8:8] = 0x00000000U 3280 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3281 // .. IO_Type = 3 3282 // .. ==> 0XF80007D4[11:9] = 0x00000003U 3283 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 3284 // .. PULLUP = 0 3285 // .. ==> 0XF80007D4[12:12] = 0x00000000U 3286 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3287 // .. DisableRcvr = 0 3288 // .. ==> 0XF80007D4[13:13] = 0x00000000U 3289 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3290 // .. 3291 EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000640U), 3292 // .. FINISH: MIO PROGRAMMING 3293 // .. START: LOCK IT BACK 3294 // .. LOCK_KEY = 0X767B 3295 // .. ==> 0XF8000004[15:0] = 0x0000767BU 3296 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 3297 // .. 3298 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 3299 // .. FINISH: LOCK IT BACK 3300 // FINISH: top 3301 // 3302 EMIT_EXIT(), 3303 3304 // 3305}; 3306 3307unsigned long ps7_peripherals_init_data_3_0[] = { 3308 // START: top 3309 // .. START: SLCR SETTINGS 3310 // .. UNLOCK_KEY = 0XDF0D 3311 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 3312 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 3313 // .. 3314 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 3315 // .. FINISH: SLCR SETTINGS 3316 // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS 3317 // .. IBUF_DISABLE_MODE = 0x1 3318 // .. ==> 0XF8000B48[7:7] = 0x00000001U 3319 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 3320 // .. TERM_DISABLE_MODE = 0x1 3321 // .. ==> 0XF8000B48[8:8] = 0x00000001U 3322 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3323 // .. 3324 EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U), 3325 // .. IBUF_DISABLE_MODE = 0x1 3326 // .. ==> 0XF8000B4C[7:7] = 0x00000001U 3327 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 3328 // .. TERM_DISABLE_MODE = 0x1 3329 // .. ==> 0XF8000B4C[8:8] = 0x00000001U 3330 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3331 // .. 3332 EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U), 3333 // .. IBUF_DISABLE_MODE = 0x1 3334 // .. ==> 0XF8000B50[7:7] = 0x00000001U 3335 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 3336 // .. TERM_DISABLE_MODE = 0x1 3337 // .. ==> 0XF8000B50[8:8] = 0x00000001U 3338 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3339 // .. 3340 EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U), 3341 // .. IBUF_DISABLE_MODE = 0x1 3342 // .. ==> 0XF8000B54[7:7] = 0x00000001U 3343 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 3344 // .. TERM_DISABLE_MODE = 0x1 3345 // .. ==> 0XF8000B54[8:8] = 0x00000001U 3346 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 3347 // .. 3348 EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U), 3349 // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS 3350 // .. START: LOCK IT BACK 3351 // .. LOCK_KEY = 0X767B 3352 // .. ==> 0XF8000004[15:0] = 0x0000767BU 3353 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 3354 // .. 3355 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 3356 // .. FINISH: LOCK IT BACK 3357 // .. START: SRAM/NOR SET OPMODE 3358 // .. FINISH: SRAM/NOR SET OPMODE 3359 // .. START: UART REGISTERS 3360 // .. BDIV = 0x6 3361 // .. ==> 0XE0001034[7:0] = 0x00000006U 3362 // .. ==> MASK : 0x000000FFU VAL : 0x00000006U 3363 // .. 3364 EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U), 3365 // .. CD = 0x3e 3366 // .. ==> 0XE0001018[15:0] = 0x0000003EU 3367 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000003EU 3368 // .. 3369 EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU), 3370 // .. STPBRK = 0x0 3371 // .. ==> 0XE0001000[8:8] = 0x00000000U 3372 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3373 // .. STTBRK = 0x0 3374 // .. ==> 0XE0001000[7:7] = 0x00000000U 3375 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 3376 // .. RSTTO = 0x0 3377 // .. ==> 0XE0001000[6:6] = 0x00000000U 3378 // .. ==> MASK : 0x00000040U VAL : 0x00000000U 3379 // .. TXDIS = 0x0 3380 // .. ==> 0XE0001000[5:5] = 0x00000000U 3381 // .. ==> MASK : 0x00000020U VAL : 0x00000000U 3382 // .. TXEN = 0x1 3383 // .. ==> 0XE0001000[4:4] = 0x00000001U 3384 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 3385 // .. RXDIS = 0x0 3386 // .. ==> 0XE0001000[3:3] = 0x00000000U 3387 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 3388 // .. RXEN = 0x1 3389 // .. ==> 0XE0001000[2:2] = 0x00000001U 3390 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3391 // .. TXRES = 0x1 3392 // .. ==> 0XE0001000[1:1] = 0x00000001U 3393 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 3394 // .. RXRES = 0x1 3395 // .. ==> 0XE0001000[0:0] = 0x00000001U 3396 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 3397 // .. 3398 EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U), 3399 // .. CHMODE = 0x0 3400 // .. ==> 0XE0001004[9:8] = 0x00000000U 3401 // .. ==> MASK : 0x00000300U VAL : 0x00000000U 3402 // .. NBSTOP = 0x0 3403 // .. ==> 0XE0001004[7:6] = 0x00000000U 3404 // .. ==> MASK : 0x000000C0U VAL : 0x00000000U 3405 // .. PAR = 0x4 3406 // .. ==> 0XE0001004[5:3] = 0x00000004U 3407 // .. ==> MASK : 0x00000038U VAL : 0x00000020U 3408 // .. CHRL = 0x0 3409 // .. ==> 0XE0001004[2:1] = 0x00000000U 3410 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 3411 // .. CLKS = 0x0 3412 // .. ==> 0XE0001004[0:0] = 0x00000000U 3413 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3414 // .. 3415 EMIT_MASKWRITE(0XE0001004, 0x000003FFU ,0x00000020U), 3416 // .. FINISH: UART REGISTERS 3417 // .. START: QSPI REGISTERS 3418 // .. Holdb_dr = 1 3419 // .. ==> 0XE000D000[19:19] = 0x00000001U 3420 // .. ==> MASK : 0x00080000U VAL : 0x00080000U 3421 // .. 3422 EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U), 3423 // .. FINISH: QSPI REGISTERS 3424 // .. START: PL POWER ON RESET REGISTERS 3425 // .. PCFG_POR_CNT_4K = 0 3426 // .. ==> 0XF8007000[29:29] = 0x00000000U 3427 // .. ==> MASK : 0x20000000U VAL : 0x00000000U 3428 // .. 3429 EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U), 3430 // .. FINISH: PL POWER ON RESET REGISTERS 3431 // .. START: SMC TIMING CALCULATION REGISTER UPDATE 3432 // .. .. START: NAND SET CYCLE 3433 // .. .. Set_t0 = 0x5 3434 // .. .. ==> 0XE000E014[3:0] = 0x00000005U 3435 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000005U 3436 // .. .. Set_t1 = 0x5 3437 // .. .. ==> 0XE000E014[7:4] = 0x00000005U 3438 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000050U 3439 // .. .. Set_t2 = 0x2 3440 // .. .. ==> 0XE000E014[10:8] = 0x00000002U 3441 // .. .. ==> MASK : 0x00000700U VAL : 0x00000200U 3442 // .. .. Set_t3 = 0x3 3443 // .. .. ==> 0XE000E014[13:11] = 0x00000003U 3444 // .. .. ==> MASK : 0x00003800U VAL : 0x00001800U 3445 // .. .. Set_t4 = 0x1 3446 // .. .. ==> 0XE000E014[16:14] = 0x00000001U 3447 // .. .. ==> MASK : 0x0001C000U VAL : 0x00004000U 3448 // .. .. Set_t5 = 0x2 3449 // .. .. ==> 0XE000E014[19:17] = 0x00000002U 3450 // .. .. ==> MASK : 0x000E0000U VAL : 0x00040000U 3451 // .. .. Set_t6 = 0x2 3452 // .. .. ==> 0XE000E014[23:20] = 0x00000002U 3453 // .. .. ==> MASK : 0x00F00000U VAL : 0x00200000U 3454 // .. .. 3455 EMIT_MASKWRITE(0XE000E014, 0x00FFFFFFU ,0x00245A55U), 3456 // .. .. FINISH: NAND SET CYCLE 3457 // .. .. START: OPMODE 3458 // .. .. set_mw = 0x0 3459 // .. .. ==> 0XE000E018[1:0] = 0x00000000U 3460 // .. .. ==> MASK : 0x00000003U VAL : 0x00000000U 3461 // .. .. 3462 EMIT_MASKWRITE(0XE000E018, 0x00000003U ,0x00000000U), 3463 // .. .. FINISH: OPMODE 3464 // .. .. START: DIRECT COMMAND 3465 // .. .. chip_select = 0x4 3466 // .. .. ==> 0XE000E010[25:23] = 0x00000004U 3467 // .. .. ==> MASK : 0x03800000U VAL : 0x02000000U 3468 // .. .. cmd_type = 0x2 3469 // .. .. ==> 0XE000E010[22:21] = 0x00000002U 3470 // .. .. ==> MASK : 0x00600000U VAL : 0x00400000U 3471 // .. .. 3472 EMIT_MASKWRITE(0XE000E010, 0x03E00000U ,0x02400000U), 3473 // .. .. FINISH: DIRECT COMMAND 3474 // .. .. START: SRAM/NOR CS0 SET CYCLE 3475 // .. .. FINISH: SRAM/NOR CS0 SET CYCLE 3476 // .. .. START: DIRECT COMMAND 3477 // .. .. FINISH: DIRECT COMMAND 3478 // .. .. START: NOR CS0 BASE ADDRESS 3479 // .. .. FINISH: NOR CS0 BASE ADDRESS 3480 // .. .. START: SRAM/NOR CS1 SET CYCLE 3481 // .. .. FINISH: SRAM/NOR CS1 SET CYCLE 3482 // .. .. START: DIRECT COMMAND 3483 // .. .. FINISH: DIRECT COMMAND 3484 // .. .. START: NOR CS1 BASE ADDRESS 3485 // .. .. FINISH: NOR CS1 BASE ADDRESS 3486 // .. .. START: USB RESET 3487 // .. .. .. START: USB0 RESET 3488 // .. .. .. .. START: DIR MODE BANK 0 3489 // .. .. .. .. FINISH: DIR MODE BANK 0 3490 // .. .. .. .. START: DIR MODE BANK 1 3491 // .. .. .. .. FINISH: DIR MODE BANK 1 3492 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3493 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3494 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3495 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3496 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3497 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3498 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3499 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3500 // .. .. .. .. START: OUTPUT ENABLE BANK 0 3501 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 3502 // .. .. .. .. START: OUTPUT ENABLE BANK 1 3503 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 3504 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 3505 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 3506 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 3507 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 3508 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 3509 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 3510 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 3511 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 3512 // .. .. .. .. START: ADD 1 MS DELAY 3513 // .. .. .. .. 3514 EMIT_MASKDELAY(0XF8F00200, 1), 3515 // .. .. .. .. FINISH: ADD 1 MS DELAY 3516 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3517 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3518 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3519 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3520 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3521 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3522 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3523 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3524 // .. .. .. FINISH: USB0 RESET 3525 // .. .. .. START: USB1 RESET 3526 // .. .. .. .. START: DIR MODE BANK 0 3527 // .. .. .. .. FINISH: DIR MODE BANK 0 3528 // .. .. .. .. START: DIR MODE BANK 1 3529 // .. .. .. .. FINISH: DIR MODE BANK 1 3530 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3531 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3532 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3533 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3534 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3535 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3536 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3537 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3538 // .. .. .. .. START: OUTPUT ENABLE BANK 0 3539 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 3540 // .. .. .. .. START: OUTPUT ENABLE BANK 1 3541 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 3542 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 3543 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 3544 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 3545 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 3546 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 3547 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 3548 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 3549 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 3550 // .. .. .. .. START: ADD 1 MS DELAY 3551 // .. .. .. .. 3552 EMIT_MASKDELAY(0XF8F00200, 1), 3553 // .. .. .. .. FINISH: ADD 1 MS DELAY 3554 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3555 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3556 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3557 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3558 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3559 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3560 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3561 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3562 // .. .. .. FINISH: USB1 RESET 3563 // .. .. FINISH: USB RESET 3564 // .. .. START: ENET RESET 3565 // .. .. .. START: ENET0 RESET 3566 // .. .. .. .. START: DIR MODE BANK 0 3567 // .. .. .. .. FINISH: DIR MODE BANK 0 3568 // .. .. .. .. START: DIR MODE BANK 1 3569 // .. .. .. .. FINISH: DIR MODE BANK 1 3570 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3571 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3572 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3573 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3574 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3575 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3576 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3577 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3578 // .. .. .. .. START: OUTPUT ENABLE BANK 0 3579 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 3580 // .. .. .. .. START: OUTPUT ENABLE BANK 1 3581 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 3582 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 3583 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 3584 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 3585 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 3586 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 3587 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 3588 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 3589 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 3590 // .. .. .. .. START: ADD 1 MS DELAY 3591 // .. .. .. .. 3592 EMIT_MASKDELAY(0XF8F00200, 1), 3593 // .. .. .. .. FINISH: ADD 1 MS DELAY 3594 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3595 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3596 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3597 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3598 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3599 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3600 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3601 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3602 // .. .. .. FINISH: ENET0 RESET 3603 // .. .. .. START: ENET1 RESET 3604 // .. .. .. .. START: DIR MODE BANK 0 3605 // .. .. .. .. FINISH: DIR MODE BANK 0 3606 // .. .. .. .. START: DIR MODE BANK 1 3607 // .. .. .. .. FINISH: DIR MODE BANK 1 3608 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3609 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3610 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3611 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3612 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3613 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3614 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3615 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3616 // .. .. .. .. START: OUTPUT ENABLE BANK 0 3617 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 3618 // .. .. .. .. START: OUTPUT ENABLE BANK 1 3619 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 3620 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 3621 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 3622 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 3623 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 3624 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 3625 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 3626 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 3627 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 3628 // .. .. .. .. START: ADD 1 MS DELAY 3629 // .. .. .. .. 3630 EMIT_MASKDELAY(0XF8F00200, 1), 3631 // .. .. .. .. FINISH: ADD 1 MS DELAY 3632 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3633 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3634 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3635 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3636 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3637 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3638 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3639 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3640 // .. .. .. FINISH: ENET1 RESET 3641 // .. .. FINISH: ENET RESET 3642 // .. .. START: I2C RESET 3643 // .. .. .. START: I2C0 RESET 3644 // .. .. .. .. START: DIR MODE GPIO BANK0 3645 // .. .. .. .. FINISH: DIR MODE GPIO BANK0 3646 // .. .. .. .. START: DIR MODE GPIO BANK1 3647 // .. .. .. .. FINISH: DIR MODE GPIO BANK1 3648 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3649 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3650 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3651 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3652 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3653 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3654 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3655 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3656 // .. .. .. .. START: OUTPUT ENABLE 3657 // .. .. .. .. FINISH: OUTPUT ENABLE 3658 // .. .. .. .. START: OUTPUT ENABLE 3659 // .. .. .. .. FINISH: OUTPUT ENABLE 3660 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 3661 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 3662 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 3663 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 3664 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 3665 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 3666 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 3667 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 3668 // .. .. .. .. START: ADD 1 MS DELAY 3669 // .. .. .. .. 3670 EMIT_MASKDELAY(0XF8F00200, 1), 3671 // .. .. .. .. FINISH: ADD 1 MS DELAY 3672 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3673 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3674 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3675 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3676 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3677 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3678 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3679 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3680 // .. .. .. FINISH: I2C0 RESET 3681 // .. .. .. START: I2C1 RESET 3682 // .. .. .. .. START: DIR MODE GPIO BANK0 3683 // .. .. .. .. FINISH: DIR MODE GPIO BANK0 3684 // .. .. .. .. START: DIR MODE GPIO BANK1 3685 // .. .. .. .. FINISH: DIR MODE GPIO BANK1 3686 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3687 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3688 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3689 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3690 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3691 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3692 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3693 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3694 // .. .. .. .. START: OUTPUT ENABLE 3695 // .. .. .. .. FINISH: OUTPUT ENABLE 3696 // .. .. .. .. START: OUTPUT ENABLE 3697 // .. .. .. .. FINISH: OUTPUT ENABLE 3698 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 3699 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 3700 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 3701 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 3702 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 3703 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 3704 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 3705 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 3706 // .. .. .. .. START: ADD 1 MS DELAY 3707 // .. .. .. .. 3708 EMIT_MASKDELAY(0XF8F00200, 1), 3709 // .. .. .. .. FINISH: ADD 1 MS DELAY 3710 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3711 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3712 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 3713 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 3714 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 3715 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 3716 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 3717 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 3718 // .. .. .. FINISH: I2C1 RESET 3719 // .. .. FINISH: I2C RESET 3720 // .. .. START: NOR CHIP SELECT 3721 // .. .. .. START: DIR MODE BANK 0 3722 // .. .. .. FINISH: DIR MODE BANK 0 3723 // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 3724 // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 3725 // .. .. .. START: OUTPUT ENABLE BANK 0 3726 // .. .. .. FINISH: OUTPUT ENABLE BANK 0 3727 // .. .. FINISH: NOR CHIP SELECT 3728 // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE 3729 // FINISH: top 3730 // 3731 EMIT_EXIT(), 3732 3733 // 3734}; 3735 3736unsigned long ps7_post_config_3_0[] = { 3737 // START: top 3738 // .. START: SLCR SETTINGS 3739 // .. UNLOCK_KEY = 0XDF0D 3740 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 3741 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 3742 // .. 3743 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 3744 // .. FINISH: SLCR SETTINGS 3745 // .. START: ENABLING LEVEL SHIFTER 3746 // .. USER_LVL_INP_EN_0 = 1 3747 // .. ==> 0XF8000900[3:3] = 0x00000001U 3748 // .. ==> MASK : 0x00000008U VAL : 0x00000008U 3749 // .. USER_LVL_OUT_EN_0 = 1 3750 // .. ==> 0XF8000900[2:2] = 0x00000001U 3751 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 3752 // .. USER_LVL_INP_EN_1 = 1 3753 // .. ==> 0XF8000900[1:1] = 0x00000001U 3754 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 3755 // .. USER_LVL_OUT_EN_1 = 1 3756 // .. ==> 0XF8000900[0:0] = 0x00000001U 3757 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 3758 // .. 3759 EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU), 3760 // .. FINISH: ENABLING LEVEL SHIFTER 3761 // .. START: FPGA RESETS TO 0 3762 // .. reserved_3 = 0 3763 // .. ==> 0XF8000240[31:25] = 0x00000000U 3764 // .. ==> MASK : 0xFE000000U VAL : 0x00000000U 3765 // .. reserved_FPGA_ACP_RST = 0 3766 // .. ==> 0XF8000240[24:24] = 0x00000000U 3767 // .. ==> MASK : 0x01000000U VAL : 0x00000000U 3768 // .. reserved_FPGA_AXDS3_RST = 0 3769 // .. ==> 0XF8000240[23:23] = 0x00000000U 3770 // .. ==> MASK : 0x00800000U VAL : 0x00000000U 3771 // .. reserved_FPGA_AXDS2_RST = 0 3772 // .. ==> 0XF8000240[22:22] = 0x00000000U 3773 // .. ==> MASK : 0x00400000U VAL : 0x00000000U 3774 // .. reserved_FPGA_AXDS1_RST = 0 3775 // .. ==> 0XF8000240[21:21] = 0x00000000U 3776 // .. ==> MASK : 0x00200000U VAL : 0x00000000U 3777 // .. reserved_FPGA_AXDS0_RST = 0 3778 // .. ==> 0XF8000240[20:20] = 0x00000000U 3779 // .. ==> MASK : 0x00100000U VAL : 0x00000000U 3780 // .. reserved_2 = 0 3781 // .. ==> 0XF8000240[19:18] = 0x00000000U 3782 // .. ==> MASK : 0x000C0000U VAL : 0x00000000U 3783 // .. reserved_FSSW1_FPGA_RST = 0 3784 // .. ==> 0XF8000240[17:17] = 0x00000000U 3785 // .. ==> MASK : 0x00020000U VAL : 0x00000000U 3786 // .. reserved_FSSW0_FPGA_RST = 0 3787 // .. ==> 0XF8000240[16:16] = 0x00000000U 3788 // .. ==> MASK : 0x00010000U VAL : 0x00000000U 3789 // .. reserved_1 = 0 3790 // .. ==> 0XF8000240[15:14] = 0x00000000U 3791 // .. ==> MASK : 0x0000C000U VAL : 0x00000000U 3792 // .. reserved_FPGA_FMSW1_RST = 0 3793 // .. ==> 0XF8000240[13:13] = 0x00000000U 3794 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 3795 // .. reserved_FPGA_FMSW0_RST = 0 3796 // .. ==> 0XF8000240[12:12] = 0x00000000U 3797 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 3798 // .. reserved_FPGA_DMA3_RST = 0 3799 // .. ==> 0XF8000240[11:11] = 0x00000000U 3800 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 3801 // .. reserved_FPGA_DMA2_RST = 0 3802 // .. ==> 0XF8000240[10:10] = 0x00000000U 3803 // .. ==> MASK : 0x00000400U VAL : 0x00000000U 3804 // .. reserved_FPGA_DMA1_RST = 0 3805 // .. ==> 0XF8000240[9:9] = 0x00000000U 3806 // .. ==> MASK : 0x00000200U VAL : 0x00000000U 3807 // .. reserved_FPGA_DMA0_RST = 0 3808 // .. ==> 0XF8000240[8:8] = 0x00000000U 3809 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 3810 // .. reserved = 0 3811 // .. ==> 0XF8000240[7:4] = 0x00000000U 3812 // .. ==> MASK : 0x000000F0U VAL : 0x00000000U 3813 // .. FPGA3_OUT_RST = 0 3814 // .. ==> 0XF8000240[3:3] = 0x00000000U 3815 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 3816 // .. FPGA2_OUT_RST = 0 3817 // .. ==> 0XF8000240[2:2] = 0x00000000U 3818 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 3819 // .. FPGA1_OUT_RST = 0 3820 // .. ==> 0XF8000240[1:1] = 0x00000000U 3821 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 3822 // .. FPGA0_OUT_RST = 0 3823 // .. ==> 0XF8000240[0:0] = 0x00000000U 3824 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 3825 // .. 3826 EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U), 3827 // .. FINISH: FPGA RESETS TO 0 3828 // .. START: AFI REGISTERS 3829 // .. .. START: AFI0 REGISTERS 3830 // .. .. FINISH: AFI0 REGISTERS 3831 // .. .. START: AFI1 REGISTERS 3832 // .. .. FINISH: AFI1 REGISTERS 3833 // .. .. START: AFI2 REGISTERS 3834 // .. .. FINISH: AFI2 REGISTERS 3835 // .. .. START: AFI3 REGISTERS 3836 // .. .. FINISH: AFI3 REGISTERS 3837 // .. .. START: AFI2 SECURE REGISTER 3838 // .. .. FINISH: AFI2 SECURE REGISTER 3839 // .. FINISH: AFI REGISTERS 3840 // .. START: LOCK IT BACK 3841 // .. LOCK_KEY = 0X767B 3842 // .. ==> 0XF8000004[15:0] = 0x0000767BU 3843 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 3844 // .. 3845 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 3846 // .. FINISH: LOCK IT BACK 3847 // FINISH: top 3848 // 3849 EMIT_EXIT(), 3850 3851 // 3852}; 3853 3854unsigned long ps7_debug_3_0[] = { 3855 // START: top 3856 // .. START: CROSS TRIGGER CONFIGURATIONS 3857 // .. .. START: UNLOCKING CTI REGISTERS 3858 // .. .. KEY = 0XC5ACCE55 3859 // .. .. ==> 0XF8898FB0[31:0] = 0xC5ACCE55U 3860 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U 3861 // .. .. 3862 EMIT_MASKWRITE(0XF8898FB0, 0xFFFFFFFFU ,0xC5ACCE55U), 3863 // .. .. KEY = 0XC5ACCE55 3864 // .. .. ==> 0XF8899FB0[31:0] = 0xC5ACCE55U 3865 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U 3866 // .. .. 3867 EMIT_MASKWRITE(0XF8899FB0, 0xFFFFFFFFU ,0xC5ACCE55U), 3868 // .. .. KEY = 0XC5ACCE55 3869 // .. .. ==> 0XF8809FB0[31:0] = 0xC5ACCE55U 3870 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U 3871 // .. .. 3872 EMIT_MASKWRITE(0XF8809FB0, 0xFFFFFFFFU ,0xC5ACCE55U), 3873 // .. .. FINISH: UNLOCKING CTI REGISTERS 3874 // .. .. START: ENABLING CTI MODULES AND CHANNELS 3875 // .. .. FINISH: ENABLING CTI MODULES AND CHANNELS 3876 // .. .. START: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS 3877 // .. .. FINISH: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS 3878 // .. FINISH: CROSS TRIGGER CONFIGURATIONS 3879 // FINISH: top 3880 // 3881 EMIT_EXIT(), 3882 3883 // 3884}; 3885 3886unsigned long ps7_pll_init_data_2_0[] = { 3887 // START: top 3888 // .. START: SLCR SETTINGS 3889 // .. UNLOCK_KEY = 0XDF0D 3890 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 3891 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 3892 // .. 3893 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 3894 // .. FINISH: SLCR SETTINGS 3895 // .. START: PLL SLCR REGISTERS 3896 // .. .. START: ARM PLL INIT 3897 // .. .. PLL_RES = 0x2 3898 // .. .. ==> 0XF8000110[7:4] = 0x00000002U 3899 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 3900 // .. .. PLL_CP = 0x2 3901 // .. .. ==> 0XF8000110[11:8] = 0x00000002U 3902 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 3903 // .. .. LOCK_CNT = 0xfa 3904 // .. .. ==> 0XF8000110[21:12] = 0x000000FAU 3905 // .. .. ==> MASK : 0x003FF000U VAL : 0x000FA000U 3906 // .. .. 3907 EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U), 3908 // .. .. .. START: UPDATE FB_DIV 3909 // .. .. .. PLL_FDIV = 0x28 3910 // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U 3911 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00028000U 3912 // .. .. .. 3913 EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U), 3914 // .. .. .. FINISH: UPDATE FB_DIV 3915 // .. .. .. START: BY PASS PLL 3916 // .. .. .. PLL_BYPASS_FORCE = 1 3917 // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U 3918 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 3919 // .. .. .. 3920 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U), 3921 // .. .. .. FINISH: BY PASS PLL 3922 // .. .. .. START: ASSERT RESET 3923 // .. .. .. PLL_RESET = 1 3924 // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U 3925 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 3926 // .. .. .. 3927 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U), 3928 // .. .. .. FINISH: ASSERT RESET 3929 // .. .. .. START: DEASSERT RESET 3930 // .. .. .. PLL_RESET = 0 3931 // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U 3932 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 3933 // .. .. .. 3934 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U), 3935 // .. .. .. FINISH: DEASSERT RESET 3936 // .. .. .. START: CHECK PLL STATUS 3937 // .. .. .. ARM_PLL_LOCK = 1 3938 // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U 3939 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 3940 // .. .. .. 3941 EMIT_MASKPOLL(0XF800010C, 0x00000001U), 3942 // .. .. .. FINISH: CHECK PLL STATUS 3943 // .. .. .. START: REMOVE PLL BY PASS 3944 // .. .. .. PLL_BYPASS_FORCE = 0 3945 // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U 3946 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 3947 // .. .. .. 3948 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U), 3949 // .. .. .. FINISH: REMOVE PLL BY PASS 3950 // .. .. .. SRCSEL = 0x0 3951 // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U 3952 // .. .. .. ==> MASK : 0x00000030U VAL : 0x00000000U 3953 // .. .. .. DIVISOR = 0x2 3954 // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U 3955 // .. .. .. ==> MASK : 0x00003F00U VAL : 0x00000200U 3956 // .. .. .. CPU_6OR4XCLKACT = 0x1 3957 // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U 3958 // .. .. .. ==> MASK : 0x01000000U VAL : 0x01000000U 3959 // .. .. .. CPU_3OR2XCLKACT = 0x1 3960 // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U 3961 // .. .. .. ==> MASK : 0x02000000U VAL : 0x02000000U 3962 // .. .. .. CPU_2XCLKACT = 0x1 3963 // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U 3964 // .. .. .. ==> MASK : 0x04000000U VAL : 0x04000000U 3965 // .. .. .. CPU_1XCLKACT = 0x1 3966 // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U 3967 // .. .. .. ==> MASK : 0x08000000U VAL : 0x08000000U 3968 // .. .. .. CPU_PERI_CLKACT = 0x1 3969 // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U 3970 // .. .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 3971 // .. .. .. 3972 EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U), 3973 // .. .. FINISH: ARM PLL INIT 3974 // .. .. START: DDR PLL INIT 3975 // .. .. PLL_RES = 0x2 3976 // .. .. ==> 0XF8000114[7:4] = 0x00000002U 3977 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 3978 // .. .. PLL_CP = 0x2 3979 // .. .. ==> 0XF8000114[11:8] = 0x00000002U 3980 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 3981 // .. .. LOCK_CNT = 0x12c 3982 // .. .. ==> 0XF8000114[21:12] = 0x0000012CU 3983 // .. .. ==> MASK : 0x003FF000U VAL : 0x0012C000U 3984 // .. .. 3985 EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U), 3986 // .. .. .. START: UPDATE FB_DIV 3987 // .. .. .. PLL_FDIV = 0x20 3988 // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U 3989 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00020000U 3990 // .. .. .. 3991 EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U), 3992 // .. .. .. FINISH: UPDATE FB_DIV 3993 // .. .. .. START: BY PASS PLL 3994 // .. .. .. PLL_BYPASS_FORCE = 1 3995 // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U 3996 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 3997 // .. .. .. 3998 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U), 3999 // .. .. .. FINISH: BY PASS PLL 4000 // .. .. .. START: ASSERT RESET
4001 // .. .. .. PLL_RESET = 1 4002 // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U 4003 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 4004 // .. .. .. 4005 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U), 4006 // .. .. .. FINISH: ASSERT RESET 4007 // .. .. .. START: DEASSERT RESET 4008 // .. .. .. PLL_RESET = 0 4009 // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U 4010 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4011 // .. .. .. 4012 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U), 4013 // .. .. .. FINISH: DEASSERT RESET 4014 // .. .. .. START: CHECK PLL STATUS 4015 // .. .. .. DDR_PLL_LOCK = 1 4016 // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U 4017 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 4018 // .. .. .. 4019 EMIT_MASKPOLL(0XF800010C, 0x00000002U), 4020 // .. .. .. FINISH: CHECK PLL STATUS 4021 // .. .. .. START: REMOVE PLL BY PASS 4022 // .. .. .. PLL_BYPASS_FORCE = 0 4023 // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U 4024 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 4025 // .. .. .. 4026 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U), 4027 // .. .. .. FINISH: REMOVE PLL BY PASS 4028 // .. .. .. DDR_3XCLKACT = 0x1 4029 // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U 4030 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 4031 // .. .. .. DDR_2XCLKACT = 0x1 4032 // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U 4033 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 4034 // .. .. .. DDR_3XCLK_DIVISOR = 0x2 4035 // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U 4036 // .. .. .. ==> MASK : 0x03F00000U VAL : 0x00200000U 4037 // .. .. .. DDR_2XCLK_DIVISOR = 0x3 4038 // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U 4039 // .. .. .. ==> MASK : 0xFC000000U VAL : 0x0C000000U 4040 // .. .. .. 4041 EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U), 4042 // .. .. FINISH: DDR PLL INIT 4043 // .. .. START: IO PLL INIT 4044 // .. .. PLL_RES = 0xc 4045 // .. .. ==> 0XF8000118[7:4] = 0x0000000CU 4046 // .. .. ==> MASK : 0x000000F0U VAL : 0x000000C0U 4047 // .. .. PLL_CP = 0x2 4048 // .. .. ==> 0XF8000118[11:8] = 0x00000002U 4049 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 4050 // .. .. LOCK_CNT = 0x145 4051 // .. .. ==> 0XF8000118[21:12] = 0x00000145U 4052 // .. .. ==> MASK : 0x003FF000U VAL : 0x00145000U 4053 // .. .. 4054 EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U), 4055 // .. .. .. START: UPDATE FB_DIV 4056 // .. .. .. PLL_FDIV = 0x1e 4057 // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU 4058 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x0001E000U 4059 // .. .. .. 4060 EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U), 4061 // .. .. .. FINISH: UPDATE FB_DIV 4062 // .. .. .. START: BY PASS PLL 4063 // .. .. .. PLL_BYPASS_FORCE = 1 4064 // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U 4065 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 4066 // .. .. .. 4067 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U), 4068 // .. .. .. FINISH: BY PASS PLL 4069 // .. .. .. START: ASSERT RESET 4070 // .. .. .. PLL_RESET = 1 4071 // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U 4072 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 4073 // .. .. .. 4074 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U), 4075 // .. .. .. FINISH: ASSERT RESET 4076 // .. .. .. START: DEASSERT RESET 4077 // .. .. .. PLL_RESET = 0 4078 // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U 4079 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4080 // .. .. .. 4081 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U), 4082 // .. .. .. FINISH: DEASSERT RESET 4083 // .. .. .. START: CHECK PLL STATUS 4084 // .. .. .. IO_PLL_LOCK = 1 4085 // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U 4086 // .. .. .. ==> MASK : 0x00000004U VAL : 0x00000004U 4087 // .. .. .. 4088 EMIT_MASKPOLL(0XF800010C, 0x00000004U), 4089 // .. .. .. FINISH: CHECK PLL STATUS 4090 // .. .. .. START: REMOVE PLL BY PASS 4091 // .. .. .. PLL_BYPASS_FORCE = 0 4092 // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U 4093 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 4094 // .. .. .. 4095 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U), 4096 // .. .. .. FINISH: REMOVE PLL BY PASS 4097 // .. .. FINISH: IO PLL INIT 4098 // .. FINISH: PLL SLCR REGISTERS 4099 // .. START: LOCK IT BACK 4100 // .. LOCK_KEY = 0X767B 4101 // .. ==> 0XF8000004[15:0] = 0x0000767BU 4102 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 4103 // .. 4104 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 4105 // .. FINISH: LOCK IT BACK 4106 // FINISH: top 4107 // 4108 EMIT_EXIT(), 4109 4110 // 4111}; 4112 4113unsigned long ps7_clock_init_data_2_0[] = { 4114 // START: top 4115 // .. START: SLCR SETTINGS 4116 // .. UNLOCK_KEY = 0XDF0D 4117 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 4118 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 4119 // .. 4120 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 4121 // .. FINISH: SLCR SETTINGS 4122 // .. START: CLOCK CONTROL SLCR REGISTERS 4123 // .. CLKACT = 0x1 4124 // .. ==> 0XF8000128[0:0] = 0x00000001U 4125 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4126 // .. DIVISOR0 = 0xf 4127 // .. ==> 0XF8000128[13:8] = 0x0000000FU 4128 // .. ==> MASK : 0x00003F00U VAL : 0x00000F00U 4129 // .. DIVISOR1 = 0x7 4130 // .. ==> 0XF8000128[25:20] = 0x00000007U 4131 // .. ==> MASK : 0x03F00000U VAL : 0x00700000U 4132 // .. 4133 EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00700F01U), 4134 // .. CLKACT = 0x1 4135 // .. ==> 0XF8000148[0:0] = 0x00000001U 4136 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4137 // .. SRCSEL = 0x0 4138 // .. ==> 0XF8000148[5:4] = 0x00000000U 4139 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4140 // .. DIVISOR = 0xa 4141 // .. ==> 0XF8000148[13:8] = 0x0000000AU 4142 // .. ==> MASK : 0x00003F00U VAL : 0x00000A00U 4143 // .. 4144 EMIT_MASKWRITE(0XF8000148, 0x00003F31U ,0x00000A01U), 4145 // .. CLKACT0 = 0x0 4146 // .. ==> 0XF8000154[0:0] = 0x00000000U 4147 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 4148 // .. CLKACT1 = 0x1 4149 // .. ==> 0XF8000154[1:1] = 0x00000001U 4150 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 4151 // .. SRCSEL = 0x0 4152 // .. ==> 0XF8000154[5:4] = 0x00000000U 4153 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4154 // .. DIVISOR = 0x14 4155 // .. ==> 0XF8000154[13:8] = 0x00000014U 4156 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 4157 // .. 4158 EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U), 4159 // .. CLKACT0 = 0x1 4160 // .. ==> 0XF8000158[0:0] = 0x00000001U 4161 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4162 // .. CLKACT1 = 0x0 4163 // .. ==> 0XF8000158[1:1] = 0x00000000U 4164 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 4165 // .. SRCSEL = 0x0 4166 // .. ==> 0XF8000158[5:4] = 0x00000000U 4167 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4168 // .. DIVISOR = 0x6 4169 // .. ==> 0XF8000158[13:8] = 0x00000006U 4170 // .. ==> MASK : 0x00003F00U VAL : 0x00000600U 4171 // .. 4172 EMIT_MASKWRITE(0XF8000158, 0x00003F33U ,0x00000601U), 4173 // .. CLKACT0 = 0x1 4174 // .. ==> 0XF800015C[0:0] = 0x00000001U 4175 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 4176 // .. CLKACT1 = 0x0 4177 // .. ==> 0XF800015C[1:1] = 0x00000000U 4178 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 4179 // .. SRCSEL = 0x0 4180 // .. ==> 0XF800015C[5:4] = 0x00000000U 4181 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 4182 // .. DIVISOR0 = 0x7 4183 // .. ==> 0XF800015C[13:8] = 0x00000007U 4184 // .. ==> MASK : 0x00003F00U VAL : 0x00000700U 4185 // .. DIVISOR1 = 0x6 4186 // .. ==> 0XF800015C[25:20] = 0x00000006U 4187 // .. ==> MASK : 0x03F00000U VAL : 0x00600000U 4188 // .. 4189 EMIT_MASKWRITE(0XF800015C, 0x03F03F33U ,0x00600701U), 4190 // .. CAN0_MUX = 0x0 4191 // .. ==> 0XF8000160[5:0] = 0x00000000U 4192 // .. ==> MASK : 0x0000003FU VAL : 0x00000000U 4193 // .. CAN0_REF_SEL = 0x0 4194 // .. ==> 0XF8000160[6:6] = 0x00000000U 4195 // .. ==> MASK : 0x00000040U VAL : 0x00000000U 4196 // .. CAN1_MUX = 0x0 4197 // .. ==> 0XF8000160[21:16] = 0x00000000U 4198 // .. ==> MASK : 0x003F0000U VAL : 0x00000000U 4199 // .. CAN1_REF_SEL = 0x0 4200 // .. ==> 0XF8000160[22:22] = 0x00000000U 4201 // .. ==> MASK : 0x00400000U VAL : 0x00000000U 4202 // .. 4203 EMIT_MASKWRITE(0XF8000160, 0x007F007FU ,0x00000000U), 4204 // .. .. START: TRACE CLOCK 4205 // .. .. FINISH: TRACE CLOCK 4206 // .. .. CLKACT = 0x1 4207 // .. .. ==> 0XF8000168[0:0] = 0x00000001U 4208 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 4209 // .. .. SRCSEL = 0x0 4210 // .. .. ==> 0XF8000168[5:4] = 0x00000000U 4211 // .. .. ==> MASK : 0x00000030U VAL : 0x00000000U 4212 // .. .. DIVISOR = 0x5 4213 // .. .. ==> 0XF8000168[13:8] = 0x00000005U 4214 // .. .. ==> MASK : 0x00003F00U VAL : 0x00000500U 4215 // .. .. 4216 EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U), 4217 // .. .. SRCSEL = 0x0 4218 // .. .. ==> 0XF8000170[5:4] = 0x00000000U 4219 // .. .. ==> MASK : 0x00000030U VAL : 0x00000000U 4220 // .. .. DIVISOR0 = 0x5 4221 // .. .. ==> 0XF8000170[13:8] = 0x00000005U 4222 // .. .. ==> MASK : 0x00003F00U VAL : 0x00000500U 4223 // .. .. DIVISOR1 = 0x4 4224 // .. .. ==> 0XF8000170[25:20] = 0x00000004U 4225 // .. .. ==> MASK : 0x03F00000U VAL : 0x00400000U 4226 // .. .. 4227 EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00400500U), 4228 // .. .. CLK_621_TRUE = 0x1 4229 // .. .. ==> 0XF80001C4[0:0] = 0x00000001U 4230 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 4231 // .. .. 4232 EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U), 4233 // .. .. DMA_CPU_2XCLKACT = 0x1 4234 // .. .. ==> 0XF800012C[0:0] = 0x00000001U 4235 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 4236 // .. .. USB0_CPU_1XCLKACT = 0x1 4237 // .. .. ==> 0XF800012C[2:2] = 0x00000001U 4238 // .. .. ==> MASK : 0x00000004U VAL : 0x00000004U 4239 // .. .. USB1_CPU_1XCLKACT = 0x1 4240 // .. .. ==> 0XF800012C[3:3] = 0x00000001U 4241 // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U 4242 // .. .. GEM0_CPU_1XCLKACT = 0x0 4243 // .. .. ==> 0XF800012C[6:6] = 0x00000000U 4244 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U 4245 // .. .. GEM1_CPU_1XCLKACT = 0x0 4246 // .. .. ==> 0XF800012C[7:7] = 0x00000000U 4247 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U 4248 // .. .. SDI0_CPU_1XCLKACT = 0x0 4249 // .. .. ==> 0XF800012C[10:10] = 0x00000000U 4250 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 4251 // .. .. SDI1_CPU_1XCLKACT = 0x0 4252 // .. .. ==> 0XF800012C[11:11] = 0x00000000U 4253 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 4254 // .. .. SPI0_CPU_1XCLKACT = 0x1 4255 // .. .. ==> 0XF800012C[14:14] = 0x00000001U 4256 // .. .. ==> MASK : 0x00004000U VAL : 0x00004000U 4257 // .. .. SPI1_CPU_1XCLKACT = 0x0 4258 // .. .. ==> 0XF800012C[15:15] = 0x00000000U 4259 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 4260 // .. .. CAN0_CPU_1XCLKACT = 0x1 4261 // .. .. ==> 0XF800012C[16:16] = 0x00000001U 4262 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U 4263 // .. .. CAN1_CPU_1XCLKACT = 0x0 4264 // .. .. ==> 0XF800012C[17:17] = 0x00000000U 4265 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 4266 // .. .. I2C0_CPU_1XCLKACT = 0x1 4267 // .. .. ==> 0XF800012C[18:18] = 0x00000001U 4268 // .. .. ==> MASK : 0x00040000U VAL : 0x00040000U 4269 // .. .. I2C1_CPU_1XCLKACT = 0x1 4270 // .. .. ==> 0XF800012C[19:19] = 0x00000001U 4271 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 4272 // .. .. UART0_CPU_1XCLKACT = 0x0 4273 // .. .. ==> 0XF800012C[20:20] = 0x00000000U 4274 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U 4275 // .. .. UART1_CPU_1XCLKACT = 0x1 4276 // .. .. ==> 0XF800012C[21:21] = 0x00000001U 4277 // .. .. ==> MASK : 0x00200000U VAL : 0x00200000U 4278 // .. .. GPIO_CPU_1XCLKACT = 0x1 4279 // .. .. ==> 0XF800012C[22:22] = 0x00000001U 4280 // .. .. ==> MASK : 0x00400000U VAL : 0x00400000U 4281 // .. .. LQSPI_CPU_1XCLKACT = 0x0 4282 // .. .. ==> 0XF800012C[23:23] = 0x00000000U 4283 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U 4284 // .. .. SMC_CPU_1XCLKACT = 0x1 4285 // .. .. ==> 0XF800012C[24:24] = 0x00000001U 4286 // .. .. ==> MASK : 0x01000000U VAL : 0x01000000U 4287 // .. .. 4288 EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x016D400DU), 4289 // .. .. SEL = 0x0 4290 // .. .. ==> 0XF8000304[0:0] = 0x00000000U 4291 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4292 // .. .. 4293 EMIT_MASKWRITE(0XF8000304, 0x00000001U ,0x00000000U), 4294 // .. FINISH: CLOCK CONTROL SLCR REGISTERS 4295 // .. START: THIS SHOULD BE BLANK 4296 // .. FINISH: THIS SHOULD BE BLANK 4297 // .. START: LOCK IT BACK 4298 // .. LOCK_KEY = 0X767B 4299 // .. ==> 0XF8000004[15:0] = 0x0000767BU 4300 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 4301 // .. 4302 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 4303 // .. FINISH: LOCK IT BACK 4304 // FINISH: top 4305 // 4306 EMIT_EXIT(), 4307 4308 // 4309}; 4310 4311unsigned long ps7_ddr_init_data_2_0[] = { 4312 // START: top 4313 // .. START: DDR INITIALIZATION 4314 // .. .. START: LOCK DDR 4315 // .. .. reg_ddrc_soft_rstb = 0 4316 // .. .. ==> 0XF8006000[0:0] = 0x00000000U 4317 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4318 // .. .. reg_ddrc_powerdown_en = 0x0 4319 // .. .. ==> 0XF8006000[1:1] = 0x00000000U 4320 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 4321 // .. .. reg_ddrc_data_bus_width = 0x0 4322 // .. .. ==> 0XF8006000[3:2] = 0x00000000U 4323 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U 4324 // .. .. reg_ddrc_burst8_refresh = 0x0 4325 // .. .. ==> 0XF8006000[6:4] = 0x00000000U 4326 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U 4327 // .. .. reg_ddrc_rdwr_idle_gap = 0x1 4328 // .. .. ==> 0XF8006000[13:7] = 0x00000001U 4329 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U 4330 // .. .. reg_ddrc_dis_rd_bypass = 0x0 4331 // .. .. ==> 0XF8006000[14:14] = 0x00000000U 4332 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U 4333 // .. .. reg_ddrc_dis_act_bypass = 0x0 4334 // .. .. ==> 0XF8006000[15:15] = 0x00000000U 4335 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 4336 // .. .. reg_ddrc_dis_auto_refresh = 0x0 4337 // .. .. ==> 0XF8006000[16:16] = 0x00000000U 4338 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 4339 // .. .. 4340 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U), 4341 // .. .. FINISH: LOCK DDR 4342 // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81 4343 // .. .. ==> 0XF8006004[11:0] = 0x00000081U 4344 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000081U 4345 // .. .. reg_ddrc_active_ranks = 0x1 4346 // .. .. ==> 0XF8006004[13:12] = 0x00000001U 4347 // .. .. ==> MASK : 0x00003000U VAL : 0x00001000U 4348 // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0 4349 // .. .. ==> 0XF8006004[18:14] = 0x00000000U 4350 // .. .. ==> MASK : 0x0007C000U VAL : 0x00000000U 4351 // .. .. reg_ddrc_wr_odt_block = 0x1 4352 // .. .. ==> 0XF8006004[20:19] = 0x00000001U 4353 // .. .. ==> MASK : 0x00180000U VAL : 0x00080000U 4354 // .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0 4355 // .. .. ==> 0XF8006004[21:21] = 0x00000000U 4356 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U 4357 // .. .. reg_ddrc_addrmap_cs_bit1 = 0x0 4358 // .. .. ==> 0XF8006004[26:22] = 0x00000000U 4359 // .. .. ==> MASK : 0x07C00000U VAL : 0x00000000U 4360 // .. .. reg_ddrc_addrmap_open_bank = 0x0 4361 // .. .. ==> 0XF8006004[27:27] = 0x00000000U 4362 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U 4363 // .. .. reg_ddrc_addrmap_4bank_ram = 0x0 4364 // .. .. ==> 0XF8006004[28:28] = 0x00000000U 4365 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U 4366 // .. .. 4367 EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU ,0x00081081U), 4368 // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf 4369 // .. .. ==> 0XF8006008[10:0] = 0x0000000FU 4370 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000000FU 4371 // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf 4372 // .. .. ==> 0XF8006008[21:11] = 0x0000000FU 4373 // .. .. ==> MASK : 0x003FF800U VAL : 0x00007800U 4374 // .. .. reg_ddrc_hpr_xact_run_length = 0xf 4375 // .. .. ==> 0XF8006008[25:22] = 0x0000000FU 4376 // .. .. ==> MASK : 0x03C00000U VAL : 0x03C00000U 4377 // .. .. 4378 EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU), 4379 // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1 4380 // .. .. ==> 0XF800600C[10:0] = 0x00000001U 4381 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U 4382 // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2 4383 // .. .. ==> 0XF800600C[21:11] = 0x00000002U 4384 // .. .. ==> MASK : 0x003FF800U VAL : 0x00001000U 4385 // .. .. reg_ddrc_lpr_xact_run_length = 0x8 4386 // .. .. ==> 0XF800600C[25:22] = 0x00000008U 4387 // .. .. ==> MASK : 0x03C00000U VAL : 0x02000000U 4388 // .. .. 4389 EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U), 4390 // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1 4391 // .. .. ==> 0XF8006010[10:0] = 0x00000001U 4392 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U 4393 // .. .. reg_ddrc_w_xact_run_length = 0x8 4394 // .. .. ==> 0XF8006010[14:11] = 0x00000008U 4395 // .. .. ==> MASK : 0x00007800U VAL : 0x00004000U 4396 // .. .. reg_ddrc_w_max_starve_x32 = 0x2 4397 // .. .. ==> 0XF8006010[25:15] = 0x00000002U 4398 // .. .. ==> MASK : 0x03FF8000U VAL : 0x00010000U 4399 // .. .. 4400 EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U), 4401 // .. .. reg_ddrc_t_rc = 0x1b 4402 // .. .. ==> 0XF8006014[5:0] = 0x0000001BU 4403 // .. .. ==> MASK : 0x0000003FU VAL : 0x0000001BU 4404 // .. .. reg_ddrc_t_rfc_min = 0x56 4405 // .. .. ==> 0XF8006014[13:6] = 0x00000056U 4406 // .. .. ==> MASK : 0x00003FC0U VAL : 0x00001580U 4407 // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10 4408 // .. .. ==> 0XF8006014[20:14] = 0x00000010U 4409 // .. .. ==> MASK : 0x001FC000U VAL : 0x00040000U 4410 // .. .. 4411 EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004159BU), 4412 // .. .. reg_ddrc_wr2pre = 0x12 4413 // .. .. ==> 0XF8006018[4:0] = 0x00000012U 4414 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000012U 4415 // .. .. reg_ddrc_powerdown_to_x32 = 0x6 4416 // .. .. ==> 0XF8006018[9:5] = 0x00000006U 4417 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000C0U 4418 // .. .. reg_ddrc_t_faw = 0xe 4419 // .. .. ==> 0XF8006018[15:10] = 0x0000000EU 4420 // .. .. ==> MASK : 0x0000FC00U VAL : 0x00003800U 4421 // .. .. reg_ddrc_t_ras_max = 0x24 4422 // .. .. ==> 0XF8006018[21:16] = 0x00000024U 4423 // .. .. ==> MASK : 0x003F0000U VAL : 0x00240000U 4424 // .. .. reg_ddrc_t_ras_min = 0x13 4425 // .. .. ==> 0XF8006018[26:22] = 0x00000013U 4426 // .. .. ==> MASK : 0x07C00000U VAL : 0x04C00000U 4427 // .. .. reg_ddrc_t_cke = 0x4 4428 // .. .. ==> 0XF8006018[31:28] = 0x00000004U 4429 // .. .. ==> MASK : 0xF0000000U VAL : 0x40000000U 4430 // .. .. 4431 EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x44E438D2U), 4432 // .. .. reg_ddrc_write_latency = 0x5 4433 // .. .. ==> 0XF800601C[4:0] = 0x00000005U 4434 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000005U 4435 // .. .. reg_ddrc_rd2wr = 0x7 4436 // .. .. ==> 0XF800601C[9:5] = 0x00000007U 4437 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000E0U 4438 // .. .. reg_ddrc_wr2rd = 0xe 4439 // .. .. ==> 0XF800601C[14:10] = 0x0000000EU 4440 // .. .. ==> MASK : 0x00007C00U VAL : 0x00003800U 4441 // .. .. reg_ddrc_t_xp = 0x4 4442 // .. .. ==> 0XF800601C[19:15] = 0x00000004U 4443 // .. .. ==> MASK : 0x000F8000U VAL : 0x00020000U 4444 // .. .. reg_ddrc_pad_pd = 0x0 4445 // .. .. ==> 0XF800601C[22:20] = 0x00000000U 4446 // .. .. ==> MASK : 0x00700000U VAL : 0x00000000U 4447 // .. .. reg_ddrc_rd2pre = 0x4 4448 // .. .. ==> 0XF800601C[27:23] = 0x00000004U 4449 // .. .. ==> MASK : 0x0F800000U VAL : 0x02000000U 4450 // .. .. reg_ddrc_t_rcd = 0x7 4451 // .. .. ==> 0XF800601C[31:28] = 0x00000007U 4452 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U 4453 // .. .. 4454 EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U), 4455 // .. .. reg_ddrc_t_ccd = 0x4 4456 // .. .. ==> 0XF8006020[4:2] = 0x00000004U 4457 // .. .. ==> MASK : 0x0000001CU VAL : 0x00000010U 4458 // .. .. reg_ddrc_t_rrd = 0x4 4459 // .. .. ==> 0XF8006020[7:5] = 0x00000004U 4460 // .. .. ==> MASK : 0x000000E0U VAL : 0x00000080U 4461 // .. .. reg_ddrc_refresh_margin = 0x2 4462 // .. .. ==> 0XF8006020[11:8] = 0x00000002U 4463 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 4464 // .. .. reg_ddrc_t_rp = 0x7 4465 // .. .. ==> 0XF8006020[15:12] = 0x00000007U 4466 // .. .. ==> MASK : 0x0000F000U VAL : 0x00007000U 4467 // .. .. reg_ddrc_refresh_to_x32 = 0x8 4468 // .. .. ==> 0XF8006020[20:16] = 0x00000008U 4469 // .. .. ==> MASK : 0x001F0000U VAL : 0x00080000U 4470 // .. .. reg_ddrc_sdram = 0x1 4471 // .. .. ==> 0XF8006020[21:21] = 0x00000001U 4472 // .. .. ==> MASK : 0x00200000U VAL : 0x00200000U 4473 // .. .. reg_ddrc_mobile = 0x0 4474 // .. .. ==> 0XF8006020[22:22] = 0x00000000U 4475 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U 4476 // .. .. reg_ddrc_clock_stop_en = 0x0 4477 // .. .. ==> 0XF8006020[23:23] = 0x00000000U 4478 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U 4479 // .. .. reg_ddrc_read_latency = 0x7 4480 // .. .. ==> 0XF8006020[28:24] = 0x00000007U 4481 // .. .. ==> MASK : 0x1F000000U VAL : 0x07000000U 4482 // .. .. reg_phy_mode_ddr1_ddr2 = 0x1 4483 // .. .. ==> 0XF8006020[29:29] = 0x00000001U 4484 // .. .. ==> MASK : 0x20000000U VAL : 0x20000000U 4485 // .. .. reg_ddrc_dis_pad_pd = 0x0 4486 // .. .. ==> 0XF8006020[30:30] = 0x00000000U 4487 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U 4488 // .. .. reg_ddrc_loopback = 0x0 4489 // .. .. ==> 0XF8006020[31:31] = 0x00000000U 4490 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U 4491 // .. .. 4492 EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU ,0x27287290U), 4493 // .. .. reg_ddrc_en_2t_timing_mode = 0x0 4494 // .. .. ==> 0XF8006024[0:0] = 0x00000000U 4495 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4496 // .. .. reg_ddrc_prefer_write = 0x0 4497 // .. .. ==> 0XF8006024[1:1] = 0x00000000U 4498 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 4499 // .. .. reg_ddrc_max_rank_rd = 0xf 4500 // .. .. ==> 0XF8006024[5:2] = 0x0000000FU 4501 // .. .. ==> MASK : 0x0000003CU VAL : 0x0000003CU 4502 // .. .. reg_ddrc_mr_wr = 0x0 4503 // .. .. ==> 0XF8006024[6:6] = 0x00000000U 4504 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U 4505 // .. .. reg_ddrc_mr_addr = 0x0 4506 // .. .. ==> 0XF8006024[8:7] = 0x00000000U 4507 // .. .. ==> MASK : 0x00000180U VAL : 0x00000000U 4508 // .. .. reg_ddrc_mr_data = 0x0 4509 // .. .. ==> 0XF8006024[24:9] = 0x00000000U 4510 // .. .. ==> MASK : 0x01FFFE00U VAL : 0x00000000U 4511 // .. .. ddrc_reg_mr_wr_busy = 0x0 4512 // .. .. ==> 0XF8006024[25:25] = 0x00000000U 4513 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 4514 // .. .. reg_ddrc_mr_type = 0x0 4515 // .. .. ==> 0XF8006024[26:26] = 0x00000000U 4516 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U 4517 // .. .. reg_ddrc_mr_rdata_valid = 0x0 4518 // .. .. ==> 0XF8006024[27:27] = 0x00000000U 4519 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U 4520 // .. .. 4521 EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU ,0x0000003CU), 4522 // .. .. reg_ddrc_final_wait_x32 = 0x7 4523 // .. .. ==> 0XF8006028[6:0] = 0x00000007U 4524 // .. .. ==> MASK : 0x0000007FU VAL : 0x00000007U 4525 // .. .. reg_ddrc_pre_ocd_x32 = 0x0 4526 // .. .. ==> 0XF8006028[10:7] = 0x00000000U 4527 // .. .. ==> MASK : 0x00000780U VAL : 0x00000000U 4528 // .. .. reg_ddrc_t_mrd = 0x4 4529 // .. .. ==> 0XF8006028[13:11] = 0x00000004U 4530 // .. .. ==> MASK : 0x00003800U VAL : 0x00002000U 4531 // .. .. 4532 EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U), 4533 // .. .. reg_ddrc_emr2 = 0x8 4534 // .. .. ==> 0XF800602C[15:0] = 0x00000008U 4535 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000008U 4536 // .. .. reg_ddrc_emr3 = 0x0 4537 // .. .. ==> 0XF800602C[31:16] = 0x00000000U 4538 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00000000U 4539 // .. .. 4540 EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U), 4541 // .. .. reg_ddrc_mr = 0x930 4542 // .. .. ==> 0XF8006030[15:0] = 0x00000930U 4543 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000930U 4544 // .. .. reg_ddrc_emr = 0x4 4545 // .. .. ==> 0XF8006030[31:16] = 0x00000004U 4546 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00040000U 4547 // .. .. 4548 EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U), 4549 // .. .. reg_ddrc_burst_rdwr = 0x4 4550 // .. .. ==> 0XF8006034[3:0] = 0x00000004U 4551 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000004U 4552 // .. .. reg_ddrc_pre_cke_x1024 = 0x16d 4553 // .. .. ==> 0XF8006034[13:4] = 0x0000016DU 4554 // .. .. ==> MASK : 0x00003FF0U VAL : 0x000016D0U 4555 // .. .. reg_ddrc_post_cke_x1024 = 0x1 4556 // .. .. ==> 0XF8006034[25:16] = 0x00000001U 4557 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00010000U 4558 // .. .. reg_ddrc_burstchop = 0x0 4559 // .. .. ==> 0XF8006034[28:28] = 0x00000000U 4560 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U 4561 // .. .. 4562 EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x000116D4U), 4563 // .. .. reg_ddrc_force_low_pri_n = 0x0 4564 // .. .. ==> 0XF8006038[0:0] = 0x00000000U 4565 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4566 // .. .. reg_ddrc_dis_dq = 0x0 4567 // .. .. ==> 0XF8006038[1:1] = 0x00000000U 4568 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 4569 // .. .. reg_phy_debug_mode = 0x0 4570 // .. .. ==> 0XF8006038[6:6] = 0x00000000U 4571 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U 4572 // .. .. reg_phy_wr_level_start = 0x0 4573 // .. .. ==> 0XF8006038[7:7] = 0x00000000U 4574 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U 4575 // .. .. reg_phy_rd_level_start = 0x0 4576 // .. .. ==> 0XF8006038[8:8] = 0x00000000U 4577 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 4578 // .. .. reg_phy_dq0_wait_t = 0x0 4579 // .. .. ==> 0XF8006038[12:9] = 0x00000000U 4580 // .. .. ==> MASK : 0x00001E00U VAL : 0x00000000U 4581 // .. .. 4582 EMIT_MASKWRITE(0XF8006038, 0x00001FC3U ,0x00000000U), 4583 // .. .. reg_ddrc_addrmap_bank_b0 = 0x7 4584 // .. .. ==> 0XF800603C[3:0] = 0x00000007U 4585 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000007U 4586 // .. .. reg_ddrc_addrmap_bank_b1 = 0x7 4587 // .. .. ==> 0XF800603C[7:4] = 0x00000007U 4588 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000070U 4589 // .. .. reg_ddrc_addrmap_bank_b2 = 0x7 4590 // .. .. ==> 0XF800603C[11:8] = 0x00000007U 4591 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000700U 4592 // .. .. reg_ddrc_addrmap_col_b5 = 0x0 4593 // .. .. ==> 0XF800603C[15:12] = 0x00000000U 4594 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U 4595 // .. .. reg_ddrc_addrmap_col_b6 = 0x0 4596 // .. .. ==> 0XF800603C[19:16] = 0x00000000U 4597 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U 4598 // .. .. 4599 EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U), 4600 // .. .. reg_ddrc_addrmap_col_b2 = 0x0 4601 // .. .. ==> 0XF8006040[3:0] = 0x00000000U 4602 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 4603 // .. .. reg_ddrc_addrmap_col_b3 = 0x0 4604 // .. .. ==> 0XF8006040[7:4] = 0x00000000U 4605 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 4606 // .. .. reg_ddrc_addrmap_col_b4 = 0x0 4607 // .. .. ==> 0XF8006040[11:8] = 0x00000000U 4608 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U 4609 // .. .. reg_ddrc_addrmap_col_b7 = 0x0 4610 // .. .. ==> 0XF8006040[15:12] = 0x00000000U 4611 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U 4612 // .. .. reg_ddrc_addrmap_col_b8 = 0x0 4613 // .. .. ==> 0XF8006040[19:16] = 0x00000000U 4614 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U 4615 // .. .. reg_ddrc_addrmap_col_b9 = 0xf 4616 // .. .. ==> 0XF8006040[23:20] = 0x0000000FU 4617 // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U 4618 // .. .. reg_ddrc_addrmap_col_b10 = 0xf 4619 // .. .. ==> 0XF8006040[27:24] = 0x0000000FU 4620 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U 4621 // .. .. reg_ddrc_addrmap_col_b11 = 0xf 4622 // .. .. ==> 0XF8006040[31:28] = 0x0000000FU 4623 // .. .. ==> MASK : 0xF0000000U VAL : 0xF0000000U 4624 // .. .. 4625 EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U), 4626 // .. .. reg_ddrc_addrmap_row_b0 = 0x6 4627 // .. .. ==> 0XF8006044[3:0] = 0x00000006U 4628 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000006U 4629 // .. .. reg_ddrc_addrmap_row_b1 = 0x6 4630 // .. .. ==> 0XF8006044[7:4] = 0x00000006U 4631 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000060U 4632 // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6 4633 // .. .. ==> 0XF8006044[11:8] = 0x00000006U 4634 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000600U 4635 // .. .. reg_ddrc_addrmap_row_b12 = 0x6 4636 // .. .. ==> 0XF8006044[15:12] = 0x00000006U 4637 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U 4638 // .. .. reg_ddrc_addrmap_row_b13 = 0x6 4639 // .. .. ==> 0XF8006044[19:16] = 0x00000006U 4640 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U 4641 // .. .. reg_ddrc_addrmap_row_b14 = 0x6 4642 // .. .. ==> 0XF8006044[23:20] = 0x00000006U 4643 // .. .. ==> MASK : 0x00F00000U VAL : 0x00600000U 4644 // .. .. reg_ddrc_addrmap_row_b15 = 0xf 4645 // .. .. ==> 0XF8006044[27:24] = 0x0000000FU 4646 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U 4647 // .. .. 4648 EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U), 4649 // .. .. reg_ddrc_rank0_rd_odt = 0x0 4650 // .. .. ==> 0XF8006048[2:0] = 0x00000000U 4651 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U 4652 // .. .. reg_ddrc_rank0_wr_odt = 0x1 4653 // .. .. ==> 0XF8006048[5:3] = 0x00000001U 4654 // .. .. ==> MASK : 0x00000038U VAL : 0x00000008U 4655 // .. .. reg_ddrc_rank1_rd_odt = 0x1 4656 // .. .. ==> 0XF8006048[8:6] = 0x00000001U 4657 // .. .. ==> MASK : 0x000001C0U VAL : 0x00000040U 4658 // .. .. reg_ddrc_rank1_wr_odt = 0x1 4659 // .. .. ==> 0XF8006048[11:9] = 0x00000001U 4660 // .. .. ==> MASK : 0x00000E00U VAL : 0x00000200U 4661 // .. .. reg_phy_rd_local_odt = 0x0 4662 // .. .. ==> 0XF8006048[13:12] = 0x00000000U 4663 // .. .. ==> MASK : 0x00003000U VAL : 0x00000000U 4664 // .. .. reg_phy_wr_local_odt = 0x3 4665 // .. .. ==> 0XF8006048[15:14] = 0x00000003U 4666 // .. .. ==> MASK : 0x0000C000U VAL : 0x0000C000U 4667 // .. .. reg_phy_idle_local_odt = 0x3 4668 // .. .. ==> 0XF8006048[17:16] = 0x00000003U 4669 // .. .. ==> MASK : 0x00030000U VAL : 0x00030000U 4670 // .. .. reg_ddrc_rank2_rd_odt = 0x0 4671 // .. .. ==> 0XF8006048[20:18] = 0x00000000U 4672 // .. .. ==> MASK : 0x001C0000U VAL : 0x00000000U 4673 // .. .. reg_ddrc_rank2_wr_odt = 0x0 4674 // .. .. ==> 0XF8006048[23:21] = 0x00000000U 4675 // .. .. ==> MASK : 0x00E00000U VAL : 0x00000000U 4676 // .. .. reg_ddrc_rank3_rd_odt = 0x0 4677 // .. .. ==> 0XF8006048[26:24] = 0x00000000U 4678 // .. .. ==> MASK : 0x07000000U VAL : 0x00000000U 4679 // .. .. reg_ddrc_rank3_wr_odt = 0x0 4680 // .. .. ==> 0XF8006048[29:27] = 0x00000000U 4681 // .. .. ==> MASK : 0x38000000U VAL : 0x00000000U 4682 // .. .. 4683 EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU ,0x0003C248U), 4684 // .. .. reg_phy_rd_cmd_to_data = 0x0 4685 // .. .. ==> 0XF8006050[3:0] = 0x00000000U 4686 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 4687 // .. .. reg_phy_wr_cmd_to_data = 0x0 4688 // .. .. ==> 0XF8006050[7:4] = 0x00000000U 4689 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 4690 // .. .. reg_phy_rdc_we_to_re_delay = 0x8 4691 // .. .. ==> 0XF8006050[11:8] = 0x00000008U 4692 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000800U 4693 // .. .. reg_phy_rdc_fifo_rst_disable = 0x0 4694 // .. .. ==> 0XF8006050[15:15] = 0x00000000U 4695 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 4696 // .. .. reg_phy_use_fixed_re = 0x1 4697 // .. .. ==> 0XF8006050[16:16] = 0x00000001U 4698 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U 4699 // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0 4700 // .. .. ==> 0XF8006050[17:17] = 0x00000000U 4701 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 4702 // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0 4703 // .. .. ==> 0XF8006050[18:18] = 0x00000000U 4704 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 4705 // .. .. reg_phy_clk_stall_level = 0x0 4706 // .. .. ==> 0XF8006050[19:19] = 0x00000000U 4707 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 4708 // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7 4709 // .. .. ==> 0XF8006050[27:24] = 0x00000007U 4710 // .. .. ==> MASK : 0x0F000000U VAL : 0x07000000U 4711 // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7 4712 // .. .. ==> 0XF8006050[31:28] = 0x00000007U 4713 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U 4714 // .. .. 4715 EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U), 4716 // .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1 4717 // .. .. ==> 0XF8006058[7:0] = 0x00000001U 4718 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000001U 4719 // .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1 4720 // .. .. ==> 0XF8006058[15:8] = 0x00000001U 4721 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000100U 4722 // .. .. reg_ddrc_dis_dll_calib = 0x0 4723 // .. .. ==> 0XF8006058[16:16] = 0x00000000U 4724 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 4725 // .. .. 4726 EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU ,0x00000101U), 4727 // .. .. reg_ddrc_rd_odt_delay = 0x3 4728 // .. .. ==> 0XF800605C[3:0] = 0x00000003U 4729 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000003U 4730 // .. .. reg_ddrc_wr_odt_delay = 0x0 4731 // .. .. ==> 0XF800605C[7:4] = 0x00000000U 4732 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 4733 // .. .. reg_ddrc_rd_odt_hold = 0x0 4734 // .. .. ==> 0XF800605C[11:8] = 0x00000000U 4735 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U 4736 // .. .. reg_ddrc_wr_odt_hold = 0x5 4737 // .. .. ==> 0XF800605C[15:12] = 0x00000005U 4738 // .. .. ==> MASK : 0x0000F000U VAL : 0x00005000U 4739 // .. .. 4740 EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U), 4741 // .. .. reg_ddrc_pageclose = 0x0 4742 // .. .. ==> 0XF8006060[0:0] = 0x00000000U 4743 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4744 // .. .. reg_ddrc_lpr_num_entries = 0x1f 4745 // .. .. ==> 0XF8006060[6:1] = 0x0000001FU 4746 // .. .. ==> MASK : 0x0000007EU VAL : 0x0000003EU 4747 // .. .. reg_ddrc_auto_pre_en = 0x0 4748 // .. .. ==> 0XF8006060[7:7] = 0x00000000U 4749 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U 4750 // .. .. reg_ddrc_refresh_update_level = 0x0 4751 // .. .. ==> 0XF8006060[8:8] = 0x00000000U 4752 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 4753 // .. .. reg_ddrc_dis_wc = 0x0 4754 // .. .. ==> 0XF8006060[9:9] = 0x00000000U 4755 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U 4756 // .. .. reg_ddrc_dis_collision_page_opt = 0x0 4757 // .. .. ==> 0XF8006060[10:10] = 0x00000000U 4758 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 4759 // .. .. reg_ddrc_selfref_en = 0x0 4760 // .. .. ==> 0XF8006060[12:12] = 0x00000000U 4761 // .. .. ==> MASK : 0x00001000U VAL : 0x00000000U 4762 // .. .. 4763 EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU), 4764 // .. .. reg_ddrc_go2critical_hysteresis = 0x0 4765 // .. .. ==> 0XF8006064[12:5] = 0x00000000U 4766 // .. .. ==> MASK : 0x00001FE0U VAL : 0x00000000U 4767 // .. .. reg_arb_go2critical_en = 0x1 4768 // .. .. ==> 0XF8006064[17:17] = 0x00000001U 4769 // .. .. ==> MASK : 0x00020000U VAL : 0x00020000U 4770 // .. .. 4771 EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U), 4772 // .. .. reg_ddrc_wrlvl_ww = 0x41 4773 // .. .. ==> 0XF8006068[7:0] = 0x00000041U 4774 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000041U 4775 // .. .. reg_ddrc_rdlvl_rr = 0x41 4776 // .. .. ==> 0XF8006068[15:8] = 0x00000041U 4777 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00004100U 4778 // .. .. reg_ddrc_dfi_t_wlmrd = 0x28 4779 // .. .. ==> 0XF8006068[25:16] = 0x00000028U 4780 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00280000U 4781 // .. .. 4782 EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U), 4783 // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10 4784 // .. .. ==> 0XF800606C[7:0] = 0x00000010U 4785 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000010U 4786 // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16 4787 // .. .. ==> 0XF800606C[15:8] = 0x00000016U 4788 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00001600U 4789 // .. .. 4790 EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U), 4791 // .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1 4792 // .. .. ==> 0XF8006078[3:0] = 0x00000001U 4793 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000001U 4794 // .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1 4795 // .. .. ==> 0XF8006078[7:4] = 0x00000001U 4796 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000010U 4797 // .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1 4798 // .. .. ==> 0XF8006078[11:8] = 0x00000001U 4799 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000100U 4800 // .. .. reg_ddrc_t_cksre = 0x6 4801 // .. .. ==> 0XF8006078[15:12] = 0x00000006U 4802 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U 4803 // .. .. reg_ddrc_t_cksrx = 0x6 4804 // .. .. ==> 0XF8006078[19:16] = 0x00000006U 4805 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U 4806 // .. .. reg_ddrc_t_ckesr = 0x4 4807 // .. .. ==> 0XF8006078[25:20] = 0x00000004U 4808 // .. .. ==> MASK : 0x03F00000U VAL : 0x00400000U 4809 // .. .. 4810 EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU ,0x00466111U), 4811 // .. .. reg_ddrc_t_ckpde = 0x2 4812 // .. .. ==> 0XF800607C[3:0] = 0x00000002U 4813 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000002U 4814 // .. .. reg_ddrc_t_ckpdx = 0x2 4815 // .. .. ==> 0XF800607C[7:4] = 0x00000002U 4816 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 4817 // .. .. reg_ddrc_t_ckdpde = 0x2 4818 // .. .. ==> 0XF800607C[11:8] = 0x00000002U 4819 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 4820 // .. .. reg_ddrc_t_ckdpdx = 0x2 4821 // .. .. ==> 0XF800607C[15:12] = 0x00000002U 4822 // .. .. ==> MASK : 0x0000F000U VAL : 0x00002000U 4823 // .. .. reg_ddrc_t_ckcsx = 0x3 4824 // .. .. ==> 0XF800607C[19:16] = 0x00000003U 4825 // .. .. ==> MASK : 0x000F0000U VAL : 0x00030000U 4826 // .. .. 4827 EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU ,0x00032222U), 4828 // .. .. refresh_timer0_start_value_x32 = 0x0 4829 // .. .. ==> 0XF80060A0[11:0] = 0x00000000U 4830 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000000U 4831 // .. .. refresh_timer1_start_value_x32 = 0x8 4832 // .. .. ==> 0XF80060A0[23:12] = 0x00000008U 4833 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00008000U 4834 // .. .. 4835 EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU ,0x00008000U), 4836 // .. .. reg_ddrc_dis_auto_zq = 0x0 4837 // .. .. ==> 0XF80060A4[0:0] = 0x00000000U 4838 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4839 // .. .. reg_ddrc_ddr3 = 0x1 4840 // .. .. ==> 0XF80060A4[1:1] = 0x00000001U 4841 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 4842 // .. .. reg_ddrc_t_mod = 0x200 4843 // .. .. ==> 0XF80060A4[11:2] = 0x00000200U 4844 // .. .. ==> MASK : 0x00000FFCU VAL : 0x00000800U 4845 // .. .. reg_ddrc_t_zq_long_nop = 0x200 4846 // .. .. ==> 0XF80060A4[21:12] = 0x00000200U 4847 // .. .. ==> MASK : 0x003FF000U VAL : 0x00200000U 4848 // .. .. reg_ddrc_t_zq_short_nop = 0x40 4849 // .. .. ==> 0XF80060A4[31:22] = 0x00000040U 4850 // .. .. ==> MASK : 0xFFC00000U VAL : 0x10000000U 4851 // .. .. 4852 EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U), 4853 // .. .. t_zq_short_interval_x1024 = 0xcb73 4854 // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U 4855 // .. .. ==> MASK : 0x000FFFFFU VAL : 0x0000CB73U 4856 // .. .. dram_rstn_x1024 = 0x69 4857 // .. .. ==> 0XF80060A8[27:20] = 0x00000069U 4858 // .. .. ==> MASK : 0x0FF00000U VAL : 0x06900000U 4859 // .. .. 4860 EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U), 4861 // .. .. deeppowerdown_en = 0x0 4862 // .. .. ==> 0XF80060AC[0:0] = 0x00000000U 4863 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4864 // .. .. deeppowerdown_to_x1024 = 0xff 4865 // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU 4866 // .. .. ==> MASK : 0x000001FEU VAL : 0x000001FEU 4867 // .. .. 4868 EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU), 4869 // .. .. dfi_wrlvl_max_x1024 = 0xfff 4870 // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU 4871 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000FFFU 4872 // .. .. dfi_rdlvl_max_x1024 = 0xfff 4873 // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU 4874 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00FFF000U 4875 // .. .. ddrc_reg_twrlvl_max_error = 0x0 4876 // .. .. ==> 0XF80060B0[24:24] = 0x00000000U 4877 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U 4878 // .. .. ddrc_reg_trdlvl_max_error = 0x0 4879 // .. .. ==> 0XF80060B0[25:25] = 0x00000000U 4880 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 4881 // .. .. reg_ddrc_dfi_wr_level_en = 0x1 4882 // .. .. ==> 0XF80060B0[26:26] = 0x00000001U 4883 // .. .. ==> MASK : 0x04000000U VAL : 0x04000000U 4884 // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1 4885 // .. .. ==> 0XF80060B0[27:27] = 0x00000001U 4886 // .. .. ==> MASK : 0x08000000U VAL : 0x08000000U 4887 // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1 4888 // .. .. ==> 0XF80060B0[28:28] = 0x00000001U 4889 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 4890 // .. .. 4891 EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU), 4892 // .. .. reg_ddrc_2t_delay = 0x0 4893 // .. .. ==> 0XF80060B4[8:0] = 0x00000000U 4894 // .. .. ==> MASK : 0x000001FFU VAL : 0x00000000U 4895 // .. .. reg_ddrc_skip_ocd = 0x1 4896 // .. .. ==> 0XF80060B4[9:9] = 0x00000001U 4897 // .. .. ==> MASK : 0x00000200U VAL : 0x00000200U 4898 // .. .. reg_ddrc_dis_pre_bypass = 0x0 4899 // .. .. ==> 0XF80060B4[10:10] = 0x00000000U 4900 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 4901 // .. .. 4902 EMIT_MASKWRITE(0XF80060B4, 0x000007FFU ,0x00000200U), 4903 // .. .. reg_ddrc_dfi_t_rddata_en = 0x6 4904 // .. .. ==> 0XF80060B8[4:0] = 0x00000006U 4905 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000006U 4906 // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3 4907 // .. .. ==> 0XF80060B8[14:5] = 0x00000003U 4908 // .. .. ==> MASK : 0x00007FE0U VAL : 0x00000060U 4909 // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40 4910 // .. .. ==> 0XF80060B8[24:15] = 0x00000040U 4911 // .. .. ==> MASK : 0x01FF8000U VAL : 0x00200000U 4912 // .. .. 4913 EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U), 4914 // .. .. START: RESET ECC ERROR 4915 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1 4916 // .. .. ==> 0XF80060C4[0:0] = 0x00000001U 4917 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 4918 // .. .. Clear_Correctable_DRAM_ECC_error = 1 4919 // .. .. ==> 0XF80060C4[1:1] = 0x00000001U 4920 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 4921 // .. .. 4922 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U), 4923 // .. .. FINISH: RESET ECC ERROR 4924 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0 4925 // .. .. ==> 0XF80060C4[0:0] = 0x00000000U 4926 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4927 // .. .. Clear_Correctable_DRAM_ECC_error = 0x0 4928 // .. .. ==> 0XF80060C4[1:1] = 0x00000000U 4929 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 4930 // .. .. 4931 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U), 4932 // .. .. CORR_ECC_LOG_VALID = 0x0 4933 // .. .. ==> 0XF80060C8[0:0] = 0x00000000U 4934 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4935 // .. .. ECC_CORRECTED_BIT_NUM = 0x0 4936 // .. .. ==> 0XF80060C8[7:1] = 0x00000000U 4937 // .. .. ==> MASK : 0x000000FEU VAL : 0x00000000U 4938 // .. .. 4939 EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U), 4940 // .. .. UNCORR_ECC_LOG_VALID = 0x0 4941 // .. .. ==> 0XF80060DC[0:0] = 0x00000000U 4942 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 4943 // .. .. 4944 EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U), 4945 // .. .. STAT_NUM_CORR_ERR = 0x0 4946 // .. .. ==> 0XF80060F0[15:8] = 0x00000000U 4947 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000000U 4948 // .. .. STAT_NUM_UNCORR_ERR = 0x0 4949 // .. .. ==> 0XF80060F0[7:0] = 0x00000000U 4950 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000000U 4951 // .. .. 4952 EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U), 4953 // .. .. reg_ddrc_ecc_mode = 0x0 4954 // .. .. ==> 0XF80060F4[2:0] = 0x00000000U 4955 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U 4956 // .. .. reg_ddrc_dis_scrub = 0x1 4957 // .. .. ==> 0XF80060F4[3:3] = 0x00000001U 4958 // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U 4959 // .. .. 4960 EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U), 4961 // .. .. reg_phy_dif_on = 0x0 4962 // .. .. ==> 0XF8006114[3:0] = 0x00000000U 4963 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 4964 // .. .. reg_phy_dif_off = 0x0 4965 // .. .. ==> 0XF8006114[7:4] = 0x00000000U 4966 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 4967 // .. .. 4968 EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U), 4969 // .. .. reg_phy_data_slice_in_use = 0x1 4970 // .. .. ==> 0XF8006118[0:0] = 0x00000001U 4971 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 4972 // .. .. reg_phy_rdlvl_inc_mode = 0x0 4973 // .. .. ==> 0XF8006118[1:1] = 0x00000000U 4974 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 4975 // .. .. reg_phy_gatelvl_inc_mode = 0x0 4976 // .. .. ==> 0XF8006118[2:2] = 0x00000000U 4977 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 4978 // .. .. reg_phy_wrlvl_inc_mode = 0x0 4979 // .. .. ==> 0XF8006118[3:3] = 0x00000000U 4980 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 4981 // .. .. reg_phy_board_lpbk_tx = 0x0 4982 // .. .. ==> 0XF8006118[4:4] = 0x00000000U 4983 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 4984 // .. .. reg_phy_board_lpbk_rx = 0x0 4985 // .. .. ==> 0XF8006118[5:5] = 0x00000000U 4986 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 4987 // .. .. reg_phy_bist_shift_dq = 0x0 4988 // .. .. ==> 0XF8006118[14:6] = 0x00000000U 4989 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 4990 // .. .. reg_phy_bist_err_clr = 0x0 4991 // .. .. ==> 0XF8006118[23:15] = 0x00000000U 4992 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 4993 // .. .. reg_phy_dq_offset = 0x40 4994 // .. .. ==> 0XF8006118[30:24] = 0x00000040U 4995 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 4996 // .. .. 4997 EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU ,0x40000001U), 4998 // .. .. reg_phy_data_slice_in_use = 0x1 4999 // .. .. ==> 0XF800611C[0:0] = 0x00000001U 5000 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
5001 // .. .. reg_phy_rdlvl_inc_mode = 0x0 5002 // .. .. ==> 0XF800611C[1:1] = 0x00000000U 5003 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5004 // .. .. reg_phy_gatelvl_inc_mode = 0x0 5005 // .. .. ==> 0XF800611C[2:2] = 0x00000000U 5006 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5007 // .. .. reg_phy_wrlvl_inc_mode = 0x0 5008 // .. .. ==> 0XF800611C[3:3] = 0x00000000U 5009 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 5010 // .. .. reg_phy_board_lpbk_tx = 0x0 5011 // .. .. ==> 0XF800611C[4:4] = 0x00000000U 5012 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 5013 // .. .. reg_phy_board_lpbk_rx = 0x0 5014 // .. .. ==> 0XF800611C[5:5] = 0x00000000U 5015 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 5016 // .. .. reg_phy_bist_shift_dq = 0x0 5017 // .. .. ==> 0XF800611C[14:6] = 0x00000000U 5018 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 5019 // .. .. reg_phy_bist_err_clr = 0x0 5020 // .. .. ==> 0XF800611C[23:15] = 0x00000000U 5021 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 5022 // .. .. reg_phy_dq_offset = 0x40 5023 // .. .. ==> 0XF800611C[30:24] = 0x00000040U 5024 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 5025 // .. .. 5026 EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU ,0x40000001U), 5027 // .. .. reg_phy_data_slice_in_use = 0x1 5028 // .. .. ==> 0XF8006120[0:0] = 0x00000001U 5029 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 5030 // .. .. reg_phy_rdlvl_inc_mode = 0x0 5031 // .. .. ==> 0XF8006120[1:1] = 0x00000000U 5032 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5033 // .. .. reg_phy_gatelvl_inc_mode = 0x0 5034 // .. .. ==> 0XF8006120[2:2] = 0x00000000U 5035 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5036 // .. .. reg_phy_wrlvl_inc_mode = 0x0 5037 // .. .. ==> 0XF8006120[3:3] = 0x00000000U 5038 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 5039 // .. .. reg_phy_board_lpbk_tx = 0x0 5040 // .. .. ==> 0XF8006120[4:4] = 0x00000000U 5041 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 5042 // .. .. reg_phy_board_lpbk_rx = 0x0 5043 // .. .. ==> 0XF8006120[5:5] = 0x00000000U 5044 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 5045 // .. .. reg_phy_bist_shift_dq = 0x0 5046 // .. .. ==> 0XF8006120[14:6] = 0x00000000U 5047 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 5048 // .. .. reg_phy_bist_err_clr = 0x0 5049 // .. .. ==> 0XF8006120[23:15] = 0x00000000U 5050 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 5051 // .. .. reg_phy_dq_offset = 0x40 5052 // .. .. ==> 0XF8006120[30:24] = 0x00000040U 5053 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 5054 // .. .. reg_phy_data_slice_in_use = 0x1 5055 // .. .. ==> 0XF8006120[0:0] = 0x00000001U 5056 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 5057 // .. .. reg_phy_rdlvl_inc_mode = 0x0 5058 // .. .. ==> 0XF8006120[1:1] = 0x00000000U 5059 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5060 // .. .. reg_phy_gatelvl_inc_mode = 0x0 5061 // .. .. ==> 0XF8006120[2:2] = 0x00000000U 5062 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5063 // .. .. reg_phy_wrlvl_inc_mode = 0x0 5064 // .. .. ==> 0XF8006120[3:3] = 0x00000000U 5065 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 5066 // .. .. reg_phy_board_lpbk_tx = 0x0 5067 // .. .. ==> 0XF8006120[4:4] = 0x00000000U 5068 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 5069 // .. .. reg_phy_board_lpbk_rx = 0x0 5070 // .. .. ==> 0XF8006120[5:5] = 0x00000000U 5071 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 5072 // .. .. reg_phy_bist_shift_dq = 0x0 5073 // .. .. ==> 0XF8006120[14:6] = 0x00000000U 5074 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 5075 // .. .. reg_phy_bist_err_clr = 0x0 5076 // .. .. ==> 0XF8006120[23:15] = 0x00000000U 5077 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 5078 // .. .. reg_phy_dq_offset = 0x40 5079 // .. .. ==> 0XF8006120[30:24] = 0x00000040U 5080 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 5081 // .. .. 5082 EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU ,0x40000001U), 5083 // .. .. reg_phy_data_slice_in_use = 0x1 5084 // .. .. ==> 0XF8006124[0:0] = 0x00000001U 5085 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 5086 // .. .. reg_phy_rdlvl_inc_mode = 0x0 5087 // .. .. ==> 0XF8006124[1:1] = 0x00000000U 5088 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5089 // .. .. reg_phy_gatelvl_inc_mode = 0x0 5090 // .. .. ==> 0XF8006124[2:2] = 0x00000000U 5091 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5092 // .. .. reg_phy_wrlvl_inc_mode = 0x0 5093 // .. .. ==> 0XF8006124[3:3] = 0x00000000U 5094 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 5095 // .. .. reg_phy_board_lpbk_tx = 0x0 5096 // .. .. ==> 0XF8006124[4:4] = 0x00000000U 5097 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 5098 // .. .. reg_phy_board_lpbk_rx = 0x0 5099 // .. .. ==> 0XF8006124[5:5] = 0x00000000U 5100 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 5101 // .. .. reg_phy_bist_shift_dq = 0x0 5102 // .. .. ==> 0XF8006124[14:6] = 0x00000000U 5103 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 5104 // .. .. reg_phy_bist_err_clr = 0x0 5105 // .. .. ==> 0XF8006124[23:15] = 0x00000000U 5106 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 5107 // .. .. reg_phy_dq_offset = 0x40 5108 // .. .. ==> 0XF8006124[30:24] = 0x00000040U 5109 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 5110 // .. .. 5111 EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU ,0x40000001U), 5112 // .. .. reg_phy_wrlvl_init_ratio = 0x1b 5113 // .. .. ==> 0XF800612C[9:0] = 0x0000001BU 5114 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000001BU 5115 // .. .. reg_phy_gatelvl_init_ratio = 0xe7 5116 // .. .. ==> 0XF800612C[19:10] = 0x000000E7U 5117 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00039C00U 5118 // .. .. 5119 EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x00039C1BU), 5120 // .. .. reg_phy_wrlvl_init_ratio = 0x35 5121 // .. .. ==> 0XF8006130[9:0] = 0x00000035U 5122 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 5123 // .. .. reg_phy_gatelvl_init_ratio = 0xdf 5124 // .. .. ==> 0XF8006130[19:10] = 0x000000DFU 5125 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00037C00U 5126 // .. .. 5127 EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x00037C35U), 5128 // .. .. reg_phy_wrlvl_init_ratio = 0x2f 5129 // .. .. ==> 0XF8006134[9:0] = 0x0000002FU 5130 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000002FU 5131 // .. .. reg_phy_gatelvl_init_ratio = 0xe5 5132 // .. .. ==> 0XF8006134[19:10] = 0x000000E5U 5133 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00039400U 5134 // .. .. 5135 EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0003942FU), 5136 // .. .. reg_phy_wrlvl_init_ratio = 0x1f 5137 // .. .. ==> 0XF8006138[9:0] = 0x0000001FU 5138 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000001FU 5139 // .. .. reg_phy_gatelvl_init_ratio = 0xe3 5140 // .. .. ==> 0XF8006138[19:10] = 0x000000E3U 5141 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00038C00U 5142 // .. .. 5143 EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x00038C1FU), 5144 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 5145 // .. .. ==> 0XF8006140[9:0] = 0x00000035U 5146 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 5147 // .. .. reg_phy_rd_dqs_slave_force = 0x0 5148 // .. .. ==> 0XF8006140[10:10] = 0x00000000U 5149 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5150 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 5151 // .. .. ==> 0XF8006140[19:11] = 0x00000000U 5152 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5153 // .. .. 5154 EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U), 5155 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 5156 // .. .. ==> 0XF8006144[9:0] = 0x00000035U 5157 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 5158 // .. .. reg_phy_rd_dqs_slave_force = 0x0 5159 // .. .. ==> 0XF8006144[10:10] = 0x00000000U 5160 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5161 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 5162 // .. .. ==> 0XF8006144[19:11] = 0x00000000U 5163 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5164 // .. .. 5165 EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U), 5166 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 5167 // .. .. ==> 0XF8006148[9:0] = 0x00000035U 5168 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 5169 // .. .. reg_phy_rd_dqs_slave_force = 0x0 5170 // .. .. ==> 0XF8006148[10:10] = 0x00000000U 5171 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5172 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 5173 // .. .. ==> 0XF8006148[19:11] = 0x00000000U 5174 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5175 // .. .. 5176 EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U), 5177 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 5178 // .. .. ==> 0XF800614C[9:0] = 0x00000035U 5179 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 5180 // .. .. reg_phy_rd_dqs_slave_force = 0x0 5181 // .. .. ==> 0XF800614C[10:10] = 0x00000000U 5182 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5183 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 5184 // .. .. ==> 0XF800614C[19:11] = 0x00000000U 5185 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5186 // .. .. 5187 EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U), 5188 // .. .. reg_phy_wr_dqs_slave_ratio = 0x9b 5189 // .. .. ==> 0XF8006154[9:0] = 0x0000009BU 5190 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000009BU 5191 // .. .. reg_phy_wr_dqs_slave_force = 0x0 5192 // .. .. ==> 0XF8006154[10:10] = 0x00000000U 5193 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5194 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 5195 // .. .. ==> 0XF8006154[19:11] = 0x00000000U 5196 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5197 // .. .. 5198 EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x0000009BU), 5199 // .. .. reg_phy_wr_dqs_slave_ratio = 0xb5 5200 // .. .. ==> 0XF8006158[9:0] = 0x000000B5U 5201 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000B5U 5202 // .. .. reg_phy_wr_dqs_slave_force = 0x0 5203 // .. .. ==> 0XF8006158[10:10] = 0x00000000U 5204 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5205 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 5206 // .. .. ==> 0XF8006158[19:11] = 0x00000000U 5207 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5208 // .. .. 5209 EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x000000B5U), 5210 // .. .. reg_phy_wr_dqs_slave_ratio = 0xaf 5211 // .. .. ==> 0XF800615C[9:0] = 0x000000AFU 5212 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000AFU 5213 // .. .. reg_phy_wr_dqs_slave_force = 0x0 5214 // .. .. ==> 0XF800615C[10:10] = 0x00000000U 5215 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5216 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 5217 // .. .. ==> 0XF800615C[19:11] = 0x00000000U 5218 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5219 // .. .. 5220 EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x000000AFU), 5221 // .. .. reg_phy_wr_dqs_slave_ratio = 0x9f 5222 // .. .. ==> 0XF8006160[9:0] = 0x0000009FU 5223 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000009FU 5224 // .. .. reg_phy_wr_dqs_slave_force = 0x0 5225 // .. .. ==> 0XF8006160[10:10] = 0x00000000U 5226 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5227 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 5228 // .. .. ==> 0XF8006160[19:11] = 0x00000000U 5229 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5230 // .. .. 5231 EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x0000009FU), 5232 // .. .. reg_phy_fifo_we_slave_ratio = 0x13c 5233 // .. .. ==> 0XF8006168[10:0] = 0x0000013CU 5234 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000013CU 5235 // .. .. reg_phy_fifo_we_in_force = 0x0 5236 // .. .. ==> 0XF8006168[11:11] = 0x00000000U 5237 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 5238 // .. .. reg_phy_fifo_we_in_delay = 0x0 5239 // .. .. ==> 0XF8006168[20:12] = 0x00000000U 5240 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 5241 // .. .. 5242 EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x0000013CU), 5243 // .. .. reg_phy_fifo_we_slave_ratio = 0x134 5244 // .. .. ==> 0XF800616C[10:0] = 0x00000134U 5245 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000134U 5246 // .. .. reg_phy_fifo_we_in_force = 0x0 5247 // .. .. ==> 0XF800616C[11:11] = 0x00000000U 5248 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 5249 // .. .. reg_phy_fifo_we_in_delay = 0x0 5250 // .. .. ==> 0XF800616C[20:12] = 0x00000000U 5251 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 5252 // .. .. 5253 EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x00000134U), 5254 // .. .. reg_phy_fifo_we_slave_ratio = 0x13a 5255 // .. .. ==> 0XF8006170[10:0] = 0x0000013AU 5256 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000013AU 5257 // .. .. reg_phy_fifo_we_in_force = 0x0 5258 // .. .. ==> 0XF8006170[11:11] = 0x00000000U 5259 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 5260 // .. .. reg_phy_fifo_we_in_delay = 0x0 5261 // .. .. ==> 0XF8006170[20:12] = 0x00000000U 5262 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 5263 // .. .. 5264 EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x0000013AU), 5265 // .. .. reg_phy_fifo_we_slave_ratio = 0x138 5266 // .. .. ==> 0XF8006174[10:0] = 0x00000138U 5267 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000138U 5268 // .. .. reg_phy_fifo_we_in_force = 0x0 5269 // .. .. ==> 0XF8006174[11:11] = 0x00000000U 5270 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 5271 // .. .. reg_phy_fifo_we_in_delay = 0x0 5272 // .. .. ==> 0XF8006174[20:12] = 0x00000000U 5273 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 5274 // .. .. 5275 EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x00000138U), 5276 // .. .. reg_phy_wr_data_slave_ratio = 0xdb 5277 // .. .. ==> 0XF800617C[9:0] = 0x000000DBU 5278 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000DBU 5279 // .. .. reg_phy_wr_data_slave_force = 0x0 5280 // .. .. ==> 0XF800617C[10:10] = 0x00000000U 5281 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5282 // .. .. reg_phy_wr_data_slave_delay = 0x0 5283 // .. .. ==> 0XF800617C[19:11] = 0x00000000U 5284 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5285 // .. .. 5286 EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000DBU), 5287 // .. .. reg_phy_wr_data_slave_ratio = 0xf5 5288 // .. .. ==> 0XF8006180[9:0] = 0x000000F5U 5289 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000F5U 5290 // .. .. reg_phy_wr_data_slave_force = 0x0 5291 // .. .. ==> 0XF8006180[10:10] = 0x00000000U 5292 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5293 // .. .. reg_phy_wr_data_slave_delay = 0x0 5294 // .. .. ==> 0XF8006180[19:11] = 0x00000000U 5295 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5296 // .. .. 5297 EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000F5U), 5298 // .. .. reg_phy_wr_data_slave_ratio = 0xef 5299 // .. .. ==> 0XF8006184[9:0] = 0x000000EFU 5300 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000EFU 5301 // .. .. reg_phy_wr_data_slave_force = 0x0 5302 // .. .. ==> 0XF8006184[10:10] = 0x00000000U 5303 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5304 // .. .. reg_phy_wr_data_slave_delay = 0x0 5305 // .. .. ==> 0XF8006184[19:11] = 0x00000000U 5306 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5307 // .. .. 5308 EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000EFU), 5309 // .. .. reg_phy_wr_data_slave_ratio = 0xdf 5310 // .. .. ==> 0XF8006188[9:0] = 0x000000DFU 5311 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000DFU 5312 // .. .. reg_phy_wr_data_slave_force = 0x0 5313 // .. .. ==> 0XF8006188[10:10] = 0x00000000U 5314 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 5315 // .. .. reg_phy_wr_data_slave_delay = 0x0 5316 // .. .. ==> 0XF8006188[19:11] = 0x00000000U 5317 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 5318 // .. .. 5319 EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000DFU), 5320 // .. .. reg_phy_loopback = 0x0 5321 // .. .. ==> 0XF8006190[0:0] = 0x00000000U 5322 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 5323 // .. .. reg_phy_bl2 = 0x0 5324 // .. .. ==> 0XF8006190[1:1] = 0x00000000U 5325 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5326 // .. .. reg_phy_at_spd_atpg = 0x0 5327 // .. .. ==> 0XF8006190[2:2] = 0x00000000U 5328 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5329 // .. .. reg_phy_bist_enable = 0x0 5330 // .. .. ==> 0XF8006190[3:3] = 0x00000000U 5331 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 5332 // .. .. reg_phy_bist_force_err = 0x0 5333 // .. .. ==> 0XF8006190[4:4] = 0x00000000U 5334 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 5335 // .. .. reg_phy_bist_mode = 0x0 5336 // .. .. ==> 0XF8006190[6:5] = 0x00000000U 5337 // .. .. ==> MASK : 0x00000060U VAL : 0x00000000U 5338 // .. .. reg_phy_invert_clkout = 0x1 5339 // .. .. ==> 0XF8006190[7:7] = 0x00000001U 5340 // .. .. ==> MASK : 0x00000080U VAL : 0x00000080U 5341 // .. .. reg_phy_all_dq_mpr_rd_resp = 0x0 5342 // .. .. ==> 0XF8006190[8:8] = 0x00000000U 5343 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 5344 // .. .. reg_phy_sel_logic = 0x0 5345 // .. .. ==> 0XF8006190[9:9] = 0x00000000U 5346 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U 5347 // .. .. reg_phy_ctrl_slave_ratio = 0x100 5348 // .. .. ==> 0XF8006190[19:10] = 0x00000100U 5349 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00040000U 5350 // .. .. reg_phy_ctrl_slave_force = 0x0 5351 // .. .. ==> 0XF8006190[20:20] = 0x00000000U 5352 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U 5353 // .. .. reg_phy_ctrl_slave_delay = 0x0 5354 // .. .. ==> 0XF8006190[27:21] = 0x00000000U 5355 // .. .. ==> MASK : 0x0FE00000U VAL : 0x00000000U 5356 // .. .. reg_phy_use_rank0_delays = 0x1 5357 // .. .. ==> 0XF8006190[28:28] = 0x00000001U 5358 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 5359 // .. .. reg_phy_lpddr = 0x0 5360 // .. .. ==> 0XF8006190[29:29] = 0x00000000U 5361 // .. .. ==> MASK : 0x20000000U VAL : 0x00000000U 5362 // .. .. reg_phy_cmd_latency = 0x0 5363 // .. .. ==> 0XF8006190[30:30] = 0x00000000U 5364 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U 5365 // .. .. reg_phy_int_lpbk = 0x0 5366 // .. .. ==> 0XF8006190[31:31] = 0x00000000U 5367 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U 5368 // .. .. 5369 EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU ,0x10040080U), 5370 // .. .. reg_phy_wr_rl_delay = 0x2 5371 // .. .. ==> 0XF8006194[4:0] = 0x00000002U 5372 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000002U 5373 // .. .. reg_phy_rd_rl_delay = 0x4 5374 // .. .. ==> 0XF8006194[9:5] = 0x00000004U 5375 // .. .. ==> MASK : 0x000003E0U VAL : 0x00000080U 5376 // .. .. reg_phy_dll_lock_diff = 0xf 5377 // .. .. ==> 0XF8006194[13:10] = 0x0000000FU 5378 // .. .. ==> MASK : 0x00003C00U VAL : 0x00003C00U 5379 // .. .. reg_phy_use_wr_level = 0x1 5380 // .. .. ==> 0XF8006194[14:14] = 0x00000001U 5381 // .. .. ==> MASK : 0x00004000U VAL : 0x00004000U 5382 // .. .. reg_phy_use_rd_dqs_gate_level = 0x1 5383 // .. .. ==> 0XF8006194[15:15] = 0x00000001U 5384 // .. .. ==> MASK : 0x00008000U VAL : 0x00008000U 5385 // .. .. reg_phy_use_rd_data_eye_level = 0x1 5386 // .. .. ==> 0XF8006194[16:16] = 0x00000001U 5387 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U 5388 // .. .. reg_phy_dis_calib_rst = 0x0 5389 // .. .. ==> 0XF8006194[17:17] = 0x00000000U 5390 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5391 // .. .. reg_phy_ctrl_slave_delay = 0x0 5392 // .. .. ==> 0XF8006194[19:18] = 0x00000000U 5393 // .. .. ==> MASK : 0x000C0000U VAL : 0x00000000U 5394 // .. .. 5395 EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U), 5396 // .. .. reg_arb_page_addr_mask = 0x0 5397 // .. .. ==> 0XF8006204[31:0] = 0x00000000U 5398 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U 5399 // .. .. 5400 EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U), 5401 // .. .. reg_arb_pri_wr_portn = 0x3ff 5402 // .. .. ==> 0XF8006208[9:0] = 0x000003FFU 5403 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5404 // .. .. reg_arb_disable_aging_wr_portn = 0x0 5405 // .. .. ==> 0XF8006208[16:16] = 0x00000000U 5406 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5407 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 5408 // .. .. ==> 0XF8006208[17:17] = 0x00000000U 5409 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5410 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 5411 // .. .. ==> 0XF8006208[18:18] = 0x00000000U 5412 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5413 // .. .. reg_arb_dis_rmw_portn = 0x1 5414 // .. .. ==> 0XF8006208[19:19] = 0x00000001U 5415 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 5416 // .. .. 5417 EMIT_MASKWRITE(0XF8006208, 0x000F03FFU ,0x000803FFU), 5418 // .. .. reg_arb_pri_wr_portn = 0x3ff 5419 // .. .. ==> 0XF800620C[9:0] = 0x000003FFU 5420 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5421 // .. .. reg_arb_disable_aging_wr_portn = 0x0 5422 // .. .. ==> 0XF800620C[16:16] = 0x00000000U 5423 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5424 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 5425 // .. .. ==> 0XF800620C[17:17] = 0x00000000U 5426 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5427 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 5428 // .. .. ==> 0XF800620C[18:18] = 0x00000000U 5429 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5430 // .. .. reg_arb_dis_rmw_portn = 0x1 5431 // .. .. ==> 0XF800620C[19:19] = 0x00000001U 5432 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 5433 // .. .. 5434 EMIT_MASKWRITE(0XF800620C, 0x000F03FFU ,0x000803FFU), 5435 // .. .. reg_arb_pri_wr_portn = 0x3ff 5436 // .. .. ==> 0XF8006210[9:0] = 0x000003FFU 5437 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5438 // .. .. reg_arb_disable_aging_wr_portn = 0x0 5439 // .. .. ==> 0XF8006210[16:16] = 0x00000000U 5440 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5441 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 5442 // .. .. ==> 0XF8006210[17:17] = 0x00000000U 5443 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5444 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 5445 // .. .. ==> 0XF8006210[18:18] = 0x00000000U 5446 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5447 // .. .. reg_arb_dis_rmw_portn = 0x1 5448 // .. .. ==> 0XF8006210[19:19] = 0x00000001U 5449 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 5450 // .. .. 5451 EMIT_MASKWRITE(0XF8006210, 0x000F03FFU ,0x000803FFU), 5452 // .. .. reg_arb_pri_wr_portn = 0x3ff 5453 // .. .. ==> 0XF8006214[9:0] = 0x000003FFU 5454 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5455 // .. .. reg_arb_disable_aging_wr_portn = 0x0 5456 // .. .. ==> 0XF8006214[16:16] = 0x00000000U 5457 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5458 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 5459 // .. .. ==> 0XF8006214[17:17] = 0x00000000U 5460 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5461 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 5462 // .. .. ==> 0XF8006214[18:18] = 0x00000000U 5463 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5464 // .. .. reg_arb_dis_rmw_portn = 0x1 5465 // .. .. ==> 0XF8006214[19:19] = 0x00000001U 5466 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 5467 // .. .. 5468 EMIT_MASKWRITE(0XF8006214, 0x000F03FFU ,0x000803FFU), 5469 // .. .. reg_arb_pri_rd_portn = 0x3ff 5470 // .. .. ==> 0XF8006218[9:0] = 0x000003FFU 5471 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5472 // .. .. reg_arb_disable_aging_rd_portn = 0x0 5473 // .. .. ==> 0XF8006218[16:16] = 0x00000000U 5474 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5475 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 5476 // .. .. ==> 0XF8006218[17:17] = 0x00000000U 5477 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5478 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 5479 // .. .. ==> 0XF8006218[18:18] = 0x00000000U 5480 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5481 // .. .. reg_arb_set_hpr_rd_portn = 0x0 5482 // .. .. ==> 0XF8006218[19:19] = 0x00000000U 5483 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 5484 // .. .. 5485 EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU), 5486 // .. .. reg_arb_pri_rd_portn = 0x3ff 5487 // .. .. ==> 0XF800621C[9:0] = 0x000003FFU 5488 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5489 // .. .. reg_arb_disable_aging_rd_portn = 0x0 5490 // .. .. ==> 0XF800621C[16:16] = 0x00000000U 5491 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5492 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 5493 // .. .. ==> 0XF800621C[17:17] = 0x00000000U 5494 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5495 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 5496 // .. .. ==> 0XF800621C[18:18] = 0x00000000U 5497 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5498 // .. .. reg_arb_set_hpr_rd_portn = 0x0 5499 // .. .. ==> 0XF800621C[19:19] = 0x00000000U 5500 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 5501 // .. .. 5502 EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU), 5503 // .. .. reg_arb_pri_rd_portn = 0x3ff 5504 // .. .. ==> 0XF8006220[9:0] = 0x000003FFU 5505 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5506 // .. .. reg_arb_disable_aging_rd_portn = 0x0 5507 // .. .. ==> 0XF8006220[16:16] = 0x00000000U 5508 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5509 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 5510 // .. .. ==> 0XF8006220[17:17] = 0x00000000U 5511 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5512 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 5513 // .. .. ==> 0XF8006220[18:18] = 0x00000000U 5514 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5515 // .. .. reg_arb_set_hpr_rd_portn = 0x0 5516 // .. .. ==> 0XF8006220[19:19] = 0x00000000U 5517 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 5518 // .. .. 5519 EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU), 5520 // .. .. reg_arb_pri_rd_portn = 0x3ff 5521 // .. .. ==> 0XF8006224[9:0] = 0x000003FFU 5522 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 5523 // .. .. reg_arb_disable_aging_rd_portn = 0x0 5524 // .. .. ==> 0XF8006224[16:16] = 0x00000000U 5525 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5526 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 5527 // .. .. ==> 0XF8006224[17:17] = 0x00000000U 5528 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 5529 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 5530 // .. .. ==> 0XF8006224[18:18] = 0x00000000U 5531 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 5532 // .. .. reg_arb_set_hpr_rd_portn = 0x0 5533 // .. .. ==> 0XF8006224[19:19] = 0x00000000U 5534 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 5535 // .. .. 5536 EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU), 5537 // .. .. reg_ddrc_lpddr2 = 0x0 5538 // .. .. ==> 0XF80062A8[0:0] = 0x00000000U 5539 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 5540 // .. .. reg_ddrc_per_bank_refresh = 0x0 5541 // .. .. ==> 0XF80062A8[1:1] = 0x00000000U 5542 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5543 // .. .. reg_ddrc_derate_enable = 0x0 5544 // .. .. ==> 0XF80062A8[2:2] = 0x00000000U 5545 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5546 // .. .. reg_ddrc_mr4_margin = 0x0 5547 // .. .. ==> 0XF80062A8[11:4] = 0x00000000U 5548 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000000U 5549 // .. .. 5550 EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U ,0x00000000U), 5551 // .. .. reg_ddrc_mr4_read_interval = 0x0 5552 // .. .. ==> 0XF80062AC[31:0] = 0x00000000U 5553 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U 5554 // .. .. 5555 EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U), 5556 // .. .. reg_ddrc_min_stable_clock_x1 = 0x5 5557 // .. .. ==> 0XF80062B0[3:0] = 0x00000005U 5558 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000005U 5559 // .. .. reg_ddrc_idle_after_reset_x32 = 0x12 5560 // .. .. ==> 0XF80062B0[11:4] = 0x00000012U 5561 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000120U 5562 // .. .. reg_ddrc_t_mrw = 0x5 5563 // .. .. ==> 0XF80062B0[21:12] = 0x00000005U 5564 // .. .. ==> MASK : 0x003FF000U VAL : 0x00005000U 5565 // .. .. 5566 EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U), 5567 // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8 5568 // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U 5569 // .. .. ==> MASK : 0x000000FFU VAL : 0x000000A8U 5570 // .. .. reg_ddrc_dev_zqinit_x32 = 0x12 5571 // .. .. ==> 0XF80062B4[17:8] = 0x00000012U 5572 // .. .. ==> MASK : 0x0003FF00U VAL : 0x00001200U 5573 // .. .. 5574 EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U), 5575 // .. .. START: POLL ON DCI STATUS 5576 // .. .. DONE = 1 5577 // .. .. ==> 0XF8000B74[13:13] = 0x00000001U 5578 // .. .. ==> MASK : 0x00002000U VAL : 0x00002000U 5579 // .. .. 5580 EMIT_MASKPOLL(0XF8000B74, 0x00002000U), 5581 // .. .. FINISH: POLL ON DCI STATUS 5582 // .. .. START: UNLOCK DDR 5583 // .. .. reg_ddrc_soft_rstb = 0x1 5584 // .. .. ==> 0XF8006000[0:0] = 0x00000001U 5585 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 5586 // .. .. reg_ddrc_powerdown_en = 0x0 5587 // .. .. ==> 0XF8006000[1:1] = 0x00000000U 5588 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 5589 // .. .. reg_ddrc_data_bus_width = 0x0 5590 // .. .. ==> 0XF8006000[3:2] = 0x00000000U 5591 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U 5592 // .. .. reg_ddrc_burst8_refresh = 0x0 5593 // .. .. ==> 0XF8006000[6:4] = 0x00000000U 5594 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U 5595 // .. .. reg_ddrc_rdwr_idle_gap = 1 5596 // .. .. ==> 0XF8006000[13:7] = 0x00000001U 5597 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U 5598 // .. .. reg_ddrc_dis_rd_bypass = 0x0 5599 // .. .. ==> 0XF8006000[14:14] = 0x00000000U 5600 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U 5601 // .. .. reg_ddrc_dis_act_bypass = 0x0 5602 // .. .. ==> 0XF8006000[15:15] = 0x00000000U 5603 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 5604 // .. .. reg_ddrc_dis_auto_refresh = 0x0 5605 // .. .. ==> 0XF8006000[16:16] = 0x00000000U 5606 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 5607 // .. .. 5608 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U), 5609 // .. .. FINISH: UNLOCK DDR 5610 // .. .. START: CHECK DDR STATUS 5611 // .. .. ddrc_reg_operating_mode = 1 5612 // .. .. ==> 0XF8006054[2:0] = 0x00000001U 5613 // .. .. ==> MASK : 0x00000007U VAL : 0x00000001U 5614 // .. .. 5615 EMIT_MASKPOLL(0XF8006054, 0x00000007U), 5616 // .. .. FINISH: CHECK DDR STATUS 5617 // .. FINISH: DDR INITIALIZATION 5618 // FINISH: top 5619 // 5620 EMIT_EXIT(), 5621 5622 // 5623}; 5624 5625unsigned long ps7_mio_init_data_2_0[] = { 5626 // START: top 5627 // .. START: SLCR SETTINGS 5628 // .. UNLOCK_KEY = 0XDF0D 5629 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 5630 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 5631 // .. 5632 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 5633 // .. FINISH: SLCR SETTINGS 5634 // .. START: OCM REMAPPING 5635 // .. FINISH: OCM REMAPPING 5636 // .. START: DDRIOB SETTINGS 5637 // .. INP_POWER = 0x0 5638 // .. ==> 0XF8000B40[0:0] = 0x00000000U 5639 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 5640 // .. INP_TYPE = 0x0 5641 // .. ==> 0XF8000B40[2:1] = 0x00000000U 5642 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 5643 // .. DCI_UPDATE = 0x0 5644 // .. ==> 0XF8000B40[3:3] = 0x00000000U 5645 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 5646 // .. TERM_EN = 0x0 5647 // .. ==> 0XF8000B40[4:4] = 0x00000000U 5648 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 5649 // .. DCR_TYPE = 0x0 5650 // .. ==> 0XF8000B40[6:5] = 0x00000000U 5651 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 5652 // .. IBUF_DISABLE_MODE = 0x0 5653 // .. ==> 0XF8000B40[7:7] = 0x00000000U 5654 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 5655 // .. TERM_DISABLE_MODE = 0x0 5656 // .. ==> 0XF8000B40[8:8] = 0x00000000U 5657 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 5658 // .. OUTPUT_EN = 0x3 5659 // .. ==> 0XF8000B40[10:9] = 0x00000003U 5660 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 5661 // .. PULLUP_EN = 0x0 5662 // .. ==> 0XF8000B40[11:11] = 0x00000000U 5663 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 5664 // .. 5665 EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U), 5666 // .. INP_POWER = 0x0 5667 // .. ==> 0XF8000B44[0:0] = 0x00000000U 5668 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 5669 // .. INP_TYPE = 0x0 5670 // .. ==> 0XF8000B44[2:1] = 0x00000000U 5671 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 5672 // .. DCI_UPDATE = 0x0 5673 // .. ==> 0XF8000B44[3:3] = 0x00000000U 5674 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 5675 // .. TERM_EN = 0x0 5676 // .. ==> 0XF8000B44[4:4] = 0x00000000U 5677 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 5678 // .. DCR_TYPE = 0x0 5679 // .. ==> 0XF8000B44[6:5] = 0x00000000U 5680 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 5681 // .. IBUF_DISABLE_MODE = 0x0 5682 // .. ==> 0XF8000B44[7:7] = 0x00000000U 5683 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 5684 // .. TERM_DISABLE_MODE = 0x0 5685 // .. ==> 0XF8000B44[8:8] = 0x00000000U 5686 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 5687 // .. OUTPUT_EN = 0x3 5688 // .. ==> 0XF8000B44[10:9] = 0x00000003U 5689 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 5690 // .. PULLUP_EN = 0x0 5691 // .. ==> 0XF8000B44[11:11] = 0x00000000U 5692 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 5693 // .. 5694 EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U), 5695 // .. INP_POWER = 0x0 5696 // .. ==> 0XF8000B48[0:0] = 0x00000000U 5697 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 5698 // .. INP_TYPE = 0x1 5699 // .. ==> 0XF8000B48[2:1] = 0x00000001U 5700 // .. ==> MASK : 0x00000006U VAL : 0x00000002U 5701 // .. DCI_UPDATE = 0x0 5702 // .. ==> 0XF8000B48[3:3] = 0x00000000U 5703 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 5704 // .. TERM_EN = 0x1 5705 // .. ==> 0XF8000B48[4:4] = 0x00000001U 5706 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 5707 // .. DCR_TYPE = 0x3 5708 // .. ==> 0XF8000B48[6:5] = 0x00000003U 5709 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 5710 // .. IBUF_DISABLE_MODE = 0 5711 // .. ==> 0XF8000B48[7:7] = 0x00000000U 5712 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 5713 // .. TERM_DISABLE_MODE = 0 5714 // .. ==> 0XF8000B48[8:8] = 0x00000000U 5715 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 5716 // .. OUTPUT_EN = 0x3 5717 // .. ==> 0XF8000B48[10:9] = 0x00000003U 5718 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 5719 // .. PULLUP_EN = 0x0 5720 // .. ==> 0XF8000B48[11:11] = 0x00000000U 5721 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 5722 // .. 5723 EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U), 5724 // .. INP_POWER = 0x0 5725 // .. ==> 0XF8000B4C[0:0] = 0x00000000U 5726 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 5727 // .. INP_TYPE = 0x1 5728 // .. ==> 0XF8000B4C[2:1] = 0x00000001U 5729 // .. ==> MASK : 0x00000006U VAL : 0x00000002U 5730 // .. DCI_UPDATE = 0x0 5731 // .. ==> 0XF8000B4C[3:3] = 0x00000000U 5732 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 5733 // .. TERM_EN = 0x1 5734 // .. ==> 0XF8000B4C[4:4] = 0x00000001U 5735 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 5736 // .. DCR_TYPE = 0x3 5737 // .. ==> 0XF8000B4C[6:5] = 0x00000003U 5738 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 5739 // .. IBUF_DISABLE_MODE = 0 5740 // .. ==> 0XF8000B4C[7:7] = 0x00000000U 5741 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 5742 // .. TERM_DISABLE_MODE = 0 5743 // .. ==> 0XF8000B4C[8:8] = 0x00000000U 5744 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 5745 // .. OUTPUT_EN = 0x3 5746 // .. ==> 0XF8000B4C[10:9] = 0x00000003U 5747 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 5748 // .. PULLUP_EN = 0x0 5749 // .. ==> 0XF8000B4C[11:11] = 0x00000000U 5750 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 5751 // .. 5752 EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U), 5753 // .. INP_POWER = 0x0 5754 // .. ==> 0XF8000B50[0:0] = 0x00000000U 5755 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 5756 // .. INP_TYPE = 0x2 5757 // .. ==> 0XF8000B50[2:1] = 0x00000002U 5758 // .. ==> MASK : 0x00000006U VAL : 0x00000004U 5759 // .. DCI_UPDATE = 0x0 5760 // .. ==> 0XF8000B50[3:3] = 0x00000000U 5761 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 5762 // .. TERM_EN = 0x1 5763 // .. ==> 0XF8000B50[4:4] = 0x00000001U 5764 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 5765 // .. DCR_TYPE = 0x3 5766 // .. ==> 0XF8000B50[6:5] = 0x00000003U 5767 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 5768 // .. IBUF_DISABLE_MODE = 0 5769 // .. ==> 0XF8000B50[7:7] = 0x00000000U 5770 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 5771 // .. TERM_DISABLE_MODE = 0 5772 // .. ==> 0XF8000B50[8:8] = 0x00000000U 5773 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 5774 // .. OUTPUT_EN = 0x3 5775 // .. ==> 0XF8000B50[10:9] = 0x00000003U 5776 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 5777 // .. PULLUP_EN = 0x0 5778 // .. ==> 0XF8000B50[11:11] = 0x00000000U 5779 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 5780 // .. 5781 EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U), 5782 // .. INP_POWER = 0x0 5783 // .. ==> 0XF8000B54[0:0] = 0x00000000U 5784 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 5785 // .. INP_TYPE = 0x2 5786 // .. ==> 0XF8000B54[2:1] = 0x00000002U 5787 // .. ==> MASK : 0x00000006U VAL : 0x00000004U 5788 // .. DCI_UPDATE = 0x0 5789 // .. ==> 0XF8000B54[3:3] = 0x00000000U 5790 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 5791 // .. TERM_EN = 0x1 5792 // .. ==> 0XF8000B54[4:4] = 0x00000001U 5793 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 5794 // .. DCR_TYPE = 0x3 5795 // .. ==> 0XF8000B54[6:5] = 0x00000003U 5796 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 5797 // .. IBUF_DISABLE_MODE = 0 5798 // .. ==> 0XF8000B54[7:7] = 0x00000000U 5799 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 5800 // .. TERM_DISABLE_MODE = 0 5801 // .. ==> 0XF8000B54[8:8] = 0x00000000U 5802 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 5803 // .. OUTPUT_EN = 0x3 5804 // .. ==> 0XF8000B54[10:9] = 0x00000003U 5805 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 5806 // .. PULLUP_EN = 0x0 5807 // .. ==> 0XF8000B54[11:11] = 0x00000000U 5808 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 5809 // .. 5810 EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U), 5811 // .. INP_POWER = 0x0 5812 // .. ==> 0XF8000B58[0:0] = 0x00000000U 5813 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 5814 // .. INP_TYPE = 0x0 5815 // .. ==> 0XF8000B58[2:1] = 0x00000000U 5816 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 5817 // .. DCI_UPDATE = 0x0 5818 // .. ==> 0XF8000B58[3:3] = 0x00000000U 5819 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 5820 // .. TERM_EN = 0x0 5821 // .. ==> 0XF8000B58[4:4] = 0x00000000U 5822 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 5823 // .. DCR_TYPE = 0x0 5824 // .. ==> 0XF8000B58[6:5] = 0x00000000U 5825 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 5826 // .. IBUF_DISABLE_MODE = 0x0 5827 // .. ==> 0XF8000B58[7:7] = 0x00000000U 5828 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 5829 // .. TERM_DISABLE_MODE = 0x0 5830 // .. ==> 0XF8000B58[8:8] = 0x00000000U 5831 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 5832 // .. OUTPUT_EN = 0x3 5833 // .. ==> 0XF8000B58[10:9] = 0x00000003U 5834 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 5835 // .. PULLUP_EN = 0x0 5836 // .. ==> 0XF8000B58[11:11] = 0x00000000U 5837 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 5838 // .. 5839 EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U), 5840 // .. DRIVE_P = 0x1c 5841 // .. ==> 0XF8000B5C[6:0] = 0x0000001CU 5842 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 5843 // .. DRIVE_N = 0xc 5844 // .. ==> 0XF8000B5C[13:7] = 0x0000000CU 5845 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 5846 // .. SLEW_P = 0x3 5847 // .. ==> 0XF8000B5C[18:14] = 0x00000003U 5848 // .. ==> MASK : 0x0007C000U VAL : 0x0000C000U 5849 // .. SLEW_N = 0x3 5850 // .. ==> 0XF8000B5C[23:19] = 0x00000003U 5851 // .. ==> MASK : 0x00F80000U VAL : 0x00180000U 5852 // .. GTL = 0x0 5853 // .. ==> 0XF8000B5C[26:24] = 0x00000000U 5854 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 5855 // .. RTERM = 0x0 5856 // .. ==> 0XF8000B5C[31:27] = 0x00000000U 5857 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 5858 // .. 5859 EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU), 5860 // .. DRIVE_P = 0x1c 5861 // .. ==> 0XF8000B60[6:0] = 0x0000001CU 5862 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 5863 // .. DRIVE_N = 0xc 5864 // .. ==> 0XF8000B60[13:7] = 0x0000000CU 5865 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 5866 // .. SLEW_P = 0x6 5867 // .. ==> 0XF8000B60[18:14] = 0x00000006U 5868 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 5869 // .. SLEW_N = 0x1f 5870 // .. ==> 0XF8000B60[23:19] = 0x0000001FU 5871 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 5872 // .. GTL = 0x0 5873 // .. ==> 0XF8000B60[26:24] = 0x00000000U 5874 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 5875 // .. RTERM = 0x0 5876 // .. ==> 0XF8000B60[31:27] = 0x00000000U 5877 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 5878 // .. 5879 EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU), 5880 // .. DRIVE_P = 0x1c 5881 // .. ==> 0XF8000B64[6:0] = 0x0000001CU 5882 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 5883 // .. DRIVE_N = 0xc 5884 // .. ==> 0XF8000B64[13:7] = 0x0000000CU 5885 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 5886 // .. SLEW_P = 0x6 5887 // .. ==> 0XF8000B64[18:14] = 0x00000006U 5888 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 5889 // .. SLEW_N = 0x1f 5890 // .. ==> 0XF8000B64[23:19] = 0x0000001FU 5891 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 5892 // .. GTL = 0x0 5893 // .. ==> 0XF8000B64[26:24] = 0x00000000U 5894 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 5895 // .. RTERM = 0x0 5896 // .. ==> 0XF8000B64[31:27] = 0x00000000U 5897 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 5898 // .. 5899 EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU), 5900 // .. DRIVE_P = 0x1c 5901 // .. ==> 0XF8000B68[6:0] = 0x0000001CU 5902 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 5903 // .. DRIVE_N = 0xc 5904 // .. ==> 0XF8000B68[13:7] = 0x0000000CU 5905 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 5906 // .. SLEW_P = 0x6 5907 // .. ==> 0XF8000B68[18:14] = 0x00000006U 5908 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 5909 // .. SLEW_N = 0x1f 5910 // .. ==> 0XF8000B68[23:19] = 0x0000001FU 5911 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 5912 // .. GTL = 0x0 5913 // .. ==> 0XF8000B68[26:24] = 0x00000000U 5914 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 5915 // .. RTERM = 0x0 5916 // .. ==> 0XF8000B68[31:27] = 0x00000000U 5917 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 5918 // .. 5919 EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU), 5920 // .. VREF_INT_EN = 0x1 5921 // .. ==> 0XF8000B6C[0:0] = 0x00000001U 5922 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 5923 // .. VREF_SEL = 0x4 5924 // .. ==> 0XF8000B6C[4:1] = 0x00000004U 5925 // .. ==> MASK : 0x0000001EU VAL : 0x00000008U 5926 // .. VREF_EXT_EN = 0x0 5927 // .. ==> 0XF8000B6C[6:5] = 0x00000000U 5928 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 5929 // .. VREF_PULLUP_EN = 0x0 5930 // .. ==> 0XF8000B6C[8:7] = 0x00000000U 5931 // .. ==> MASK : 0x00000180U VAL : 0x00000000U 5932 // .. REFIO_EN = 0x1 5933 // .. ==> 0XF8000B6C[9:9] = 0x00000001U 5934 // .. ==> MASK : 0x00000200U VAL : 0x00000200U 5935 // .. REFIO_TEST = 0x0 5936 // .. ==> 0XF8000B6C[11:10] = 0x00000000U 5937 // .. ==> MASK : 0x00000C00U VAL : 0x00000000U 5938 // .. REFIO_PULLUP_EN = 0x0 5939 // .. ==> 0XF8000B6C[12:12] = 0x00000000U 5940 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 5941 // .. DRST_B_PULLUP_EN = 0x0 5942 // .. ==> 0XF8000B6C[13:13] = 0x00000000U 5943 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 5944 // .. CKE_PULLUP_EN = 0x0 5945 // .. ==> 0XF8000B6C[14:14] = 0x00000000U 5946 // .. ==> MASK : 0x00004000U VAL : 0x00000000U 5947 // .. 5948 EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000209U), 5949 // .. .. START: ASSERT RESET 5950 // .. .. RESET = 1 5951 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U 5952 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 5953 // .. .. VRN_OUT = 0x1 5954 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 5955 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 5956 // .. .. 5957 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000021U), 5958 // .. .. FINISH: ASSERT RESET 5959 // .. .. START: DEASSERT RESET 5960 // .. .. RESET = 0 5961 // .. .. ==> 0XF8000B70[0:0] = 0x00000000U 5962 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 5963 // .. .. VRN_OUT = 0x1 5964 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 5965 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 5966 // .. .. 5967 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U), 5968 // .. .. FINISH: DEASSERT RESET 5969 // .. .. RESET = 0x1 5970 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U 5971 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 5972 // .. .. ENABLE = 0x1 5973 // .. .. ==> 0XF8000B70[1:1] = 0x00000001U 5974 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 5975 // .. .. VRP_TRI = 0x0 5976 // .. .. ==> 0XF8000B70[2:2] = 0x00000000U 5977 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 5978 // .. .. VRN_TRI = 0x0 5979 // .. .. ==> 0XF8000B70[3:3] = 0x00000000U 5980 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 5981 // .. .. VRP_OUT = 0x0 5982 // .. .. ==> 0XF8000B70[4:4] = 0x00000000U 5983 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 5984 // .. .. VRN_OUT = 0x1 5985 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 5986 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 5987 // .. .. NREF_OPT1 = 0x0 5988 // .. .. ==> 0XF8000B70[7:6] = 0x00000000U 5989 // .. .. ==> MASK : 0x000000C0U VAL : 0x00000000U 5990 // .. .. NREF_OPT2 = 0x0 5991 // .. .. ==> 0XF8000B70[10:8] = 0x00000000U 5992 // .. .. ==> MASK : 0x00000700U VAL : 0x00000000U 5993 // .. .. NREF_OPT4 = 0x1 5994 // .. .. ==> 0XF8000B70[13:11] = 0x00000001U 5995 // .. .. ==> MASK : 0x00003800U VAL : 0x00000800U 5996 // .. .. PREF_OPT1 = 0x0 5997 // .. .. ==> 0XF8000B70[16:14] = 0x00000000U 5998 // .. .. ==> MASK : 0x0001C000U VAL : 0x00000000U 5999 // .. .. PREF_OPT2 = 0x0 6000 // .. .. ==> 0XF8000B70[19:17] = 0x00000000U
6001 // .. .. ==> MASK : 0x000E0000U VAL : 0x00000000U 6002 // .. .. UPDATE_CONTROL = 0x0 6003 // .. .. ==> 0XF8000B70[20:20] = 0x00000000U 6004 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U 6005 // .. .. INIT_COMPLETE = 0x0 6006 // .. .. ==> 0XF8000B70[21:21] = 0x00000000U 6007 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U 6008 // .. .. TST_CLK = 0x0 6009 // .. .. ==> 0XF8000B70[22:22] = 0x00000000U 6010 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U 6011 // .. .. TST_HLN = 0x0 6012 // .. .. ==> 0XF8000B70[23:23] = 0x00000000U 6013 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U 6014 // .. .. TST_HLP = 0x0 6015 // .. .. ==> 0XF8000B70[24:24] = 0x00000000U 6016 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U 6017 // .. .. TST_RST = 0x0 6018 // .. .. ==> 0XF8000B70[25:25] = 0x00000000U 6019 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 6020 // .. .. INT_DCI_EN = 0x0 6021 // .. .. ==> 0XF8000B70[26:26] = 0x00000000U 6022 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U 6023 // .. .. 6024 EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU ,0x00000823U), 6025 // .. FINISH: DDRIOB SETTINGS 6026 // .. START: MIO PROGRAMMING 6027 // .. TRI_ENABLE = 0 6028 // .. ==> 0XF8000700[0:0] = 0x00000000U 6029 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6030 // .. L0_SEL = 0 6031 // .. ==> 0XF8000700[1:1] = 0x00000000U 6032 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6033 // .. L1_SEL = 0 6034 // .. ==> 0XF8000700[2:2] = 0x00000000U 6035 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6036 // .. L2_SEL = 2 6037 // .. ==> 0XF8000700[4:3] = 0x00000002U 6038 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 6039 // .. L3_SEL = 0 6040 // .. ==> 0XF8000700[7:5] = 0x00000000U 6041 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6042 // .. Speed = 0 6043 // .. ==> 0XF8000700[8:8] = 0x00000000U 6044 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6045 // .. IO_Type = 3 6046 // .. ==> 0XF8000700[11:9] = 0x00000003U 6047 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6048 // .. PULLUP = 1 6049 // .. ==> 0XF8000700[12:12] = 0x00000001U 6050 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 6051 // .. DisableRcvr = 0 6052 // .. ==> 0XF8000700[13:13] = 0x00000000U 6053 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6054 // .. 6055 EMIT_MASKWRITE(0XF8000700, 0x00003FFFU ,0x00001610U), 6056 // .. TRI_ENABLE = 0 6057 // .. ==> 0XF8000708[0:0] = 0x00000000U 6058 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6059 // .. L0_SEL = 0 6060 // .. ==> 0XF8000708[1:1] = 0x00000000U 6061 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6062 // .. L1_SEL = 0 6063 // .. ==> 0XF8000708[2:2] = 0x00000000U 6064 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6065 // .. L2_SEL = 2 6066 // .. ==> 0XF8000708[4:3] = 0x00000002U 6067 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 6068 // .. L3_SEL = 0 6069 // .. ==> 0XF8000708[7:5] = 0x00000000U 6070 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6071 // .. Speed = 0 6072 // .. ==> 0XF8000708[8:8] = 0x00000000U 6073 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6074 // .. IO_Type = 3 6075 // .. ==> 0XF8000708[11:9] = 0x00000003U 6076 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6077 // .. PULLUP = 0 6078 // .. ==> 0XF8000708[12:12] = 0x00000000U 6079 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6080 // .. DisableRcvr = 0 6081 // .. ==> 0XF8000708[13:13] = 0x00000000U 6082 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6083 // .. 6084 EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000610U), 6085 // .. TRI_ENABLE = 0 6086 // .. ==> 0XF800070C[0:0] = 0x00000000U 6087 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6088 // .. L0_SEL = 0 6089 // .. ==> 0XF800070C[1:1] = 0x00000000U 6090 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6091 // .. L1_SEL = 0 6092 // .. ==> 0XF800070C[2:2] = 0x00000000U 6093 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6094 // .. L2_SEL = 2 6095 // .. ==> 0XF800070C[4:3] = 0x00000002U 6096 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 6097 // .. L3_SEL = 0 6098 // .. ==> 0XF800070C[7:5] = 0x00000000U 6099 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6100 // .. Speed = 0 6101 // .. ==> 0XF800070C[8:8] = 0x00000000U 6102 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6103 // .. IO_Type = 3 6104 // .. ==> 0XF800070C[11:9] = 0x00000003U 6105 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6106 // .. PULLUP = 0 6107 // .. ==> 0XF800070C[12:12] = 0x00000000U 6108 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6109 // .. DisableRcvr = 0 6110 // .. ==> 0XF800070C[13:13] = 0x00000000U 6111 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6112 // .. 6113 EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000610U), 6114 // .. TRI_ENABLE = 0 6115 // .. ==> 0XF8000710[0:0] = 0x00000000U 6116 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6117 // .. L0_SEL = 0 6118 // .. ==> 0XF8000710[1:1] = 0x00000000U 6119 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6120 // .. L1_SEL = 0 6121 // .. ==> 0XF8000710[2:2] = 0x00000000U 6122 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6123 // .. L2_SEL = 2 6124 // .. ==> 0XF8000710[4:3] = 0x00000002U 6125 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 6126 // .. L3_SEL = 0 6127 // .. ==> 0XF8000710[7:5] = 0x00000000U 6128 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6129 // .. Speed = 0 6130 // .. ==> 0XF8000710[8:8] = 0x00000000U 6131 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6132 // .. IO_Type = 3 6133 // .. ==> 0XF8000710[11:9] = 0x00000003U 6134 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6135 // .. PULLUP = 0 6136 // .. ==> 0XF8000710[12:12] = 0x00000000U 6137 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6138 // .. DisableRcvr = 0 6139 // .. ==> 0XF8000710[13:13] = 0x00000000U 6140 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6141 // .. 6142 EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000610U), 6143 // .. TRI_ENABLE = 0 6144 // .. ==> 0XF8000714[0:0] = 0x00000000U 6145 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6146 // .. L0_SEL = 0 6147 // .. ==> 0XF8000714[1:1] = 0x00000000U 6148 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6149 // .. L1_SEL = 0 6150 // .. ==> 0XF8000714[2:2] = 0x00000000U 6151 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6152 // .. L2_SEL = 2 6153 // .. ==> 0XF8000714[4:3] = 0x00000002U 6154 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 6155 // .. L3_SEL = 0 6156 // .. ==> 0XF8000714[7:5] = 0x00000000U 6157 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6158 // .. Speed = 0 6159 // .. ==> 0XF8000714[8:8] = 0x00000000U 6160 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6161 // .. IO_Type = 3 6162 // .. ==> 0XF8000714[11:9] = 0x00000003U 6163 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6164 // .. PULLUP = 0 6165 // .. ==> 0XF8000714[12:12] = 0x00000000U 6166 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6167 // .. DisableRcvr = 0 6168 // .. ==> 0XF8000714[13:13] = 0x00000000U 6169 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6170 // .. 6171 EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000610U), 6172 // .. TRI_ENABLE = 0 6173 // .. ==> 0XF8000718[0:0] = 0x00000000U 6174 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6175 // .. L0_SEL = 0 6176 // .. ==> 0XF8000718[1:1] = 0x00000000U 6177 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6178 // .. L1_SEL = 0 6179 // .. ==> 0XF8000718[2:2] = 0x00000000U 6180 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6181 // .. L2_SEL = 2 6182 // .. ==> 0XF8000718[4:3] = 0x00000002U 6183 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 6184 // .. L3_SEL = 0 6185 // .. ==> 0XF8000718[7:5] = 0x00000000U 6186 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6187 // .. Speed = 0 6188 // .. ==> 0XF8000718[8:8] = 0x00000000U 6189 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6190 // .. IO_Type = 3 6191 // .. ==> 0XF8000718[11:9] = 0x00000003U 6192 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6193 // .. PULLUP = 0 6194 // .. ==> 0XF8000718[12:12] = 0x00000000U 6195 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6196 // .. DisableRcvr = 0 6197 // .. ==> 0XF8000718[13:13] = 0x00000000U 6198 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6199 // .. 6200 EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000610U), 6201 // .. TRI_ENABLE = 0 6202 // .. ==> 0XF800071C[0:0] = 0x00000000U 6203 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6204 // .. L0_SEL = 0 6205 // .. ==> 0XF800071C[1:1] = 0x00000000U 6206 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6207 // .. L1_SEL = 0 6208 // .. ==> 0XF800071C[2:2] = 0x00000000U 6209 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6210 // .. L2_SEL = 2 6211 // .. ==> 0XF800071C[4:3] = 0x00000002U 6212 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 6213 // .. L3_SEL = 0 6214 // .. ==> 0XF800071C[7:5] = 0x00000000U 6215 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6216 // .. Speed = 0 6217 // .. ==> 0XF800071C[8:8] = 0x00000000U 6218 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6219 // .. IO_Type = 3 6220 // .. ==> 0XF800071C[11:9] = 0x00000003U 6221 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6222 // .. PULLUP = 0 6223 // .. ==> 0XF800071C[12:12] = 0x00000000U 6224 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6225 // .. DisableRcvr = 0 6226 // .. ==> 0XF800071C[13:13] = 0x00000000U 6227 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6228 // .. 6229 EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000610U), 6230 // .. TRI_ENABLE = 0 6231 // .. ==> 0XF8000720[0:0] = 0x00000000U 6232 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6233 // .. L0_SEL = 0 6234 // .. ==> 0XF8000720[1:1] = 0x00000000U 6235 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6236 // .. L1_SEL = 0 6237 // .. ==> 0XF8000720[2:2] = 0x00000000U 6238 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6239 // .. L2_SEL = 2 6240 // .. ==> 0XF8000720[4:3] = 0x00000002U 6241 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 6242 // .. L3_SEL = 0 6243 // .. ==> 0XF8000720[7:5] = 0x00000000U 6244 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6245 // .. Speed = 0 6246 // .. ==> 0XF8000720[8:8] = 0x00000000U 6247 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6248 // .. IO_Type = 3 6249 // .. ==> 0XF8000720[11:9] = 0x00000003U 6250 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6251 // .. PULLUP = 0 6252 // .. ==> 0XF8000720[12:12] = 0x00000000U 6253 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6254 // .. DisableRcvr = 0 6255 // .. ==> 0XF8000720[13:13] = 0x00000000U 6256 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6257 // .. 6258 EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000610U), 6259 // .. TRI_ENABLE = 0 6260 // .. ==> 0XF8000724[0:0] = 0x00000000U 6261 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6262 // .. L0_SEL = 0 6263 // .. ==> 0XF8000724[1:1] = 0x00000000U 6264 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6265 // .. L1_SEL = 0 6266 // .. ==> 0XF8000724[2:2] = 0x00000000U 6267 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6268 // .. L2_SEL = 2 6269 // .. ==> 0XF8000724[4:3] = 0x00000002U 6270 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 6271 // .. L3_SEL = 0 6272 // .. ==> 0XF8000724[7:5] = 0x00000000U 6273 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6274 // .. Speed = 0 6275 // .. ==> 0XF8000724[8:8] = 0x00000000U 6276 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6277 // .. IO_Type = 3 6278 // .. ==> 0XF8000724[11:9] = 0x00000003U 6279 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6280 // .. PULLUP = 0 6281 // .. ==> 0XF8000724[12:12] = 0x00000000U 6282 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6283 // .. DisableRcvr = 0 6284 // .. ==> 0XF8000724[13:13] = 0x00000000U 6285 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6286 // .. 6287 EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00000610U), 6288 // .. TRI_ENABLE = 0 6289 // .. ==> 0XF8000728[0:0] = 0x00000000U 6290 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6291 // .. L0_SEL = 0 6292 // .. ==> 0XF8000728[1:1] = 0x00000000U 6293 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6294 // .. L1_SEL = 0 6295 // .. ==> 0XF8000728[2:2] = 0x00000000U 6296 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6297 // .. L2_SEL = 2 6298 // .. ==> 0XF8000728[4:3] = 0x00000002U 6299 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 6300 // .. L3_SEL = 0 6301 // .. ==> 0XF8000728[7:5] = 0x00000000U 6302 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6303 // .. Speed = 0 6304 // .. ==> 0XF8000728[8:8] = 0x00000000U 6305 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6306 // .. IO_Type = 3 6307 // .. ==> 0XF8000728[11:9] = 0x00000003U 6308 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6309 // .. PULLUP = 0 6310 // .. ==> 0XF8000728[12:12] = 0x00000000U 6311 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6312 // .. DisableRcvr = 0 6313 // .. ==> 0XF8000728[13:13] = 0x00000000U 6314 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6315 // .. 6316 EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00000610U), 6317 // .. TRI_ENABLE = 0 6318 // .. ==> 0XF800072C[0:0] = 0x00000000U 6319 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6320 // .. L0_SEL = 0 6321 // .. ==> 0XF800072C[1:1] = 0x00000000U 6322 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6323 // .. L1_SEL = 0 6324 // .. ==> 0XF800072C[2:2] = 0x00000000U 6325 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6326 // .. L2_SEL = 2 6327 // .. ==> 0XF800072C[4:3] = 0x00000002U 6328 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 6329 // .. L3_SEL = 0 6330 // .. ==> 0XF800072C[7:5] = 0x00000000U 6331 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6332 // .. Speed = 0 6333 // .. ==> 0XF800072C[8:8] = 0x00000000U 6334 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6335 // .. IO_Type = 3 6336 // .. ==> 0XF800072C[11:9] = 0x00000003U 6337 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6338 // .. PULLUP = 0 6339 // .. ==> 0XF800072C[12:12] = 0x00000000U 6340 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6341 // .. DisableRcvr = 0 6342 // .. ==> 0XF800072C[13:13] = 0x00000000U 6343 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6344 // .. 6345 EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00000610U), 6346 // .. TRI_ENABLE = 0 6347 // .. ==> 0XF8000730[0:0] = 0x00000000U 6348 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6349 // .. L0_SEL = 0 6350 // .. ==> 0XF8000730[1:1] = 0x00000000U 6351 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6352 // .. L1_SEL = 0 6353 // .. ==> 0XF8000730[2:2] = 0x00000000U 6354 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6355 // .. L2_SEL = 2 6356 // .. ==> 0XF8000730[4:3] = 0x00000002U 6357 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 6358 // .. L3_SEL = 0 6359 // .. ==> 0XF8000730[7:5] = 0x00000000U 6360 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6361 // .. Speed = 0 6362 // .. ==> 0XF8000730[8:8] = 0x00000000U 6363 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6364 // .. IO_Type = 3 6365 // .. ==> 0XF8000730[11:9] = 0x00000003U 6366 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6367 // .. PULLUP = 0 6368 // .. ==> 0XF8000730[12:12] = 0x00000000U 6369 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6370 // .. DisableRcvr = 0 6371 // .. ==> 0XF8000730[13:13] = 0x00000000U 6372 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6373 // .. 6374 EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00000610U), 6375 // .. TRI_ENABLE = 0 6376 // .. ==> 0XF8000734[0:0] = 0x00000000U 6377 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6378 // .. L0_SEL = 0 6379 // .. ==> 0XF8000734[1:1] = 0x00000000U 6380 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6381 // .. L1_SEL = 0 6382 // .. ==> 0XF8000734[2:2] = 0x00000000U 6383 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6384 // .. L2_SEL = 2 6385 // .. ==> 0XF8000734[4:3] = 0x00000002U 6386 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 6387 // .. L3_SEL = 0 6388 // .. ==> 0XF8000734[7:5] = 0x00000000U 6389 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6390 // .. Speed = 0 6391 // .. ==> 0XF8000734[8:8] = 0x00000000U 6392 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6393 // .. IO_Type = 3 6394 // .. ==> 0XF8000734[11:9] = 0x00000003U 6395 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6396 // .. PULLUP = 0 6397 // .. ==> 0XF8000734[12:12] = 0x00000000U 6398 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6399 // .. DisableRcvr = 0 6400 // .. ==> 0XF8000734[13:13] = 0x00000000U 6401 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6402 // .. 6403 EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00000610U), 6404 // .. TRI_ENABLE = 1 6405 // .. ==> 0XF8000738[0:0] = 0x00000001U 6406 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 6407 // .. L0_SEL = 0 6408 // .. ==> 0XF8000738[1:1] = 0x00000000U 6409 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6410 // .. L1_SEL = 0 6411 // .. ==> 0XF8000738[2:2] = 0x00000000U 6412 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6413 // .. L2_SEL = 2 6414 // .. ==> 0XF8000738[4:3] = 0x00000002U 6415 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 6416 // .. L3_SEL = 0 6417 // .. ==> 0XF8000738[7:5] = 0x00000000U 6418 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6419 // .. Speed = 0 6420 // .. ==> 0XF8000738[8:8] = 0x00000000U 6421 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6422 // .. IO_Type = 3 6423 // .. ==> 0XF8000738[11:9] = 0x00000003U 6424 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6425 // .. PULLUP = 0 6426 // .. ==> 0XF8000738[12:12] = 0x00000000U 6427 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6428 // .. DisableRcvr = 0 6429 // .. ==> 0XF8000738[13:13] = 0x00000000U 6430 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6431 // .. 6432 EMIT_MASKWRITE(0XF8000738, 0x00003FFFU ,0x00000611U), 6433 // .. TRI_ENABLE = 0 6434 // .. ==> 0XF8000760[0:0] = 0x00000000U 6435 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6436 // .. L0_SEL = 0 6437 // .. ==> 0XF8000760[1:1] = 0x00000000U 6438 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6439 // .. L1_SEL = 0 6440 // .. ==> 0XF8000760[2:2] = 0x00000000U 6441 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6442 // .. L2_SEL = 0 6443 // .. ==> 0XF8000760[4:3] = 0x00000000U 6444 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6445 // .. L3_SEL = 7 6446 // .. ==> 0XF8000760[7:5] = 0x00000007U 6447 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U 6448 // .. Speed = 0 6449 // .. ==> 0XF8000760[8:8] = 0x00000000U 6450 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6451 // .. IO_Type = 3 6452 // .. ==> 0XF8000760[11:9] = 0x00000003U 6453 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6454 // .. PULLUP = 0 6455 // .. ==> 0XF8000760[12:12] = 0x00000000U 6456 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6457 // .. DisableRcvr = 0 6458 // .. ==> 0XF8000760[13:13] = 0x00000000U 6459 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6460 // .. 6461 EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x000006E0U), 6462 // .. TRI_ENABLE = 1 6463 // .. ==> 0XF8000764[0:0] = 0x00000001U 6464 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 6465 // .. L0_SEL = 0 6466 // .. ==> 0XF8000764[1:1] = 0x00000000U 6467 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6468 // .. L1_SEL = 0 6469 // .. ==> 0XF8000764[2:2] = 0x00000000U 6470 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6471 // .. L2_SEL = 0 6472 // .. ==> 0XF8000764[4:3] = 0x00000000U 6473 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6474 // .. L3_SEL = 7 6475 // .. ==> 0XF8000764[7:5] = 0x00000007U 6476 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U 6477 // .. Speed = 0 6478 // .. ==> 0XF8000764[8:8] = 0x00000000U 6479 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6480 // .. IO_Type = 3 6481 // .. ==> 0XF8000764[11:9] = 0x00000003U 6482 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6483 // .. PULLUP = 0 6484 // .. ==> 0XF8000764[12:12] = 0x00000000U 6485 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6486 // .. DisableRcvr = 0 6487 // .. ==> 0XF8000764[13:13] = 0x00000000U 6488 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6489 // .. 6490 EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x000006E1U), 6491 // .. TRI_ENABLE = 1 6492 // .. ==> 0XF8000768[0:0] = 0x00000001U 6493 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 6494 // .. L0_SEL = 0 6495 // .. ==> 0XF8000768[1:1] = 0x00000000U 6496 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6497 // .. L1_SEL = 0 6498 // .. ==> 0XF8000768[2:2] = 0x00000000U 6499 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6500 // .. L2_SEL = 0 6501 // .. ==> 0XF8000768[4:3] = 0x00000000U 6502 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6503 // .. L3_SEL = 1 6504 // .. ==> 0XF8000768[7:5] = 0x00000001U 6505 // .. ==> MASK : 0x000000E0U VAL : 0x00000020U 6506 // .. Speed = 0 6507 // .. ==> 0XF8000768[8:8] = 0x00000000U 6508 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6509 // .. IO_Type = 3 6510 // .. ==> 0XF8000768[11:9] = 0x00000003U 6511 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6512 // .. PULLUP = 0 6513 // .. ==> 0XF8000768[12:12] = 0x00000000U 6514 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6515 // .. DisableRcvr = 0 6516 // .. ==> 0XF8000768[13:13] = 0x00000000U 6517 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6518 // .. 6519 EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000621U), 6520 // .. TRI_ENABLE = 0 6521 // .. ==> 0XF800076C[0:0] = 0x00000000U 6522 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6523 // .. L0_SEL = 0 6524 // .. ==> 0XF800076C[1:1] = 0x00000000U 6525 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6526 // .. L1_SEL = 0 6527 // .. ==> 0XF800076C[2:2] = 0x00000000U 6528 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6529 // .. L2_SEL = 0 6530 // .. ==> 0XF800076C[4:3] = 0x00000000U 6531 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6532 // .. L3_SEL = 1 6533 // .. ==> 0XF800076C[7:5] = 0x00000001U 6534 // .. ==> MASK : 0x000000E0U VAL : 0x00000020U 6535 // .. Speed = 0 6536 // .. ==> 0XF800076C[8:8] = 0x00000000U 6537 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6538 // .. IO_Type = 3 6539 // .. ==> 0XF800076C[11:9] = 0x00000003U 6540 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6541 // .. PULLUP = 0 6542 // .. ==> 0XF800076C[12:12] = 0x00000000U 6543 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6544 // .. DisableRcvr = 0 6545 // .. ==> 0XF800076C[13:13] = 0x00000000U 6546 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6547 // .. 6548 EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000620U), 6549 // .. TRI_ENABLE = 0 6550 // .. ==> 0XF8000770[0:0] = 0x00000000U 6551 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6552 // .. L0_SEL = 0 6553 // .. ==> 0XF8000770[1:1] = 0x00000000U 6554 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6555 // .. L1_SEL = 0 6556 // .. ==> 0XF8000770[2:2] = 0x00000000U 6557 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6558 // .. L2_SEL = 0 6559 // .. ==> 0XF8000770[4:3] = 0x00000000U 6560 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6561 // .. L3_SEL = 5 6562 // .. ==> 0XF8000770[7:5] = 0x00000005U 6563 // .. ==> MASK : 0x000000E0U VAL : 0x000000A0U 6564 // .. Speed = 0 6565 // .. ==> 0XF8000770[8:8] = 0x00000000U 6566 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6567 // .. IO_Type = 3 6568 // .. ==> 0XF8000770[11:9] = 0x00000003U 6569 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6570 // .. PULLUP = 1 6571 // .. ==> 0XF8000770[12:12] = 0x00000001U 6572 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 6573 // .. DisableRcvr = 0 6574 // .. ==> 0XF8000770[13:13] = 0x00000000U 6575 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6576 // .. 6577 EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x000016A0U), 6578 // .. TRI_ENABLE = 0 6579 // .. ==> 0XF8000774[0:0] = 0x00000000U 6580 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6581 // .. L0_SEL = 0 6582 // .. ==> 0XF8000774[1:1] = 0x00000000U 6583 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6584 // .. L1_SEL = 0 6585 // .. ==> 0XF8000774[2:2] = 0x00000000U 6586 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6587 // .. L2_SEL = 0 6588 // .. ==> 0XF8000774[4:3] = 0x00000000U 6589 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6590 // .. L3_SEL = 5 6591 // .. ==> 0XF8000774[7:5] = 0x00000005U 6592 // .. ==> MASK : 0x000000E0U VAL : 0x000000A0U 6593 // .. Speed = 0 6594 // .. ==> 0XF8000774[8:8] = 0x00000000U 6595 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6596 // .. IO_Type = 3 6597 // .. ==> 0XF8000774[11:9] = 0x00000003U 6598 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6599 // .. PULLUP = 1 6600 // .. ==> 0XF8000774[12:12] = 0x00000001U 6601 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 6602 // .. DisableRcvr = 0 6603 // .. ==> 0XF8000774[13:13] = 0x00000000U 6604 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6605 // .. 6606 EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x000016A0U), 6607 // .. TRI_ENABLE = 0 6608 // .. ==> 0XF8000778[0:0] = 0x00000000U 6609 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6610 // .. L0_SEL = 0 6611 // .. ==> 0XF8000778[1:1] = 0x00000000U 6612 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6613 // .. L1_SEL = 0 6614 // .. ==> 0XF8000778[2:2] = 0x00000000U 6615 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6616 // .. L2_SEL = 0 6617 // .. ==> 0XF8000778[4:3] = 0x00000000U 6618 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6619 // .. L3_SEL = 5 6620 // .. ==> 0XF8000778[7:5] = 0x00000005U 6621 // .. ==> MASK : 0x000000E0U VAL : 0x000000A0U 6622 // .. Speed = 0 6623 // .. ==> 0XF8000778[8:8] = 0x00000000U 6624 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6625 // .. IO_Type = 3 6626 // .. ==> 0XF8000778[11:9] = 0x00000003U 6627 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6628 // .. PULLUP = 1 6629 // .. ==> 0XF8000778[12:12] = 0x00000001U 6630 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 6631 // .. DisableRcvr = 0 6632 // .. ==> 0XF8000778[13:13] = 0x00000000U 6633 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6634 // .. 6635 EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x000016A0U), 6636 // .. TRI_ENABLE = 0 6637 // .. ==> 0XF800077C[0:0] = 0x00000000U 6638 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6639 // .. L0_SEL = 0 6640 // .. ==> 0XF800077C[1:1] = 0x00000000U 6641 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6642 // .. L1_SEL = 0 6643 // .. ==> 0XF800077C[2:2] = 0x00000000U 6644 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6645 // .. L2_SEL = 0 6646 // .. ==> 0XF800077C[4:3] = 0x00000000U 6647 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6648 // .. L3_SEL = 5 6649 // .. ==> 0XF800077C[7:5] = 0x00000005U 6650 // .. ==> MASK : 0x000000E0U VAL : 0x000000A0U 6651 // .. Speed = 0 6652 // .. ==> 0XF800077C[8:8] = 0x00000000U 6653 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6654 // .. IO_Type = 3 6655 // .. ==> 0XF800077C[11:9] = 0x00000003U 6656 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6657 // .. PULLUP = 1 6658 // .. ==> 0XF800077C[12:12] = 0x00000001U 6659 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 6660 // .. DisableRcvr = 0 6661 // .. ==> 0XF800077C[13:13] = 0x00000000U 6662 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6663 // .. 6664 EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x000016A0U), 6665 // .. TRI_ENABLE = 0 6666 // .. ==> 0XF8000780[0:0] = 0x00000000U 6667 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6668 // .. L0_SEL = 0 6669 // .. ==> 0XF8000780[1:1] = 0x00000000U 6670 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6671 // .. L1_SEL = 0 6672 // .. ==> 0XF8000780[2:2] = 0x00000000U 6673 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6674 // .. L2_SEL = 0 6675 // .. ==> 0XF8000780[4:3] = 0x00000000U 6676 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6677 // .. L3_SEL = 5 6678 // .. ==> 0XF8000780[7:5] = 0x00000005U 6679 // .. ==> MASK : 0x000000E0U VAL : 0x000000A0U 6680 // .. Speed = 0 6681 // .. ==> 0XF8000780[8:8] = 0x00000000U 6682 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6683 // .. IO_Type = 3 6684 // .. ==> 0XF8000780[11:9] = 0x00000003U 6685 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6686 // .. PULLUP = 1 6687 // .. ==> 0XF8000780[12:12] = 0x00000001U 6688 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 6689 // .. DisableRcvr = 0 6690 // .. ==> 0XF8000780[13:13] = 0x00000000U 6691 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6692 // .. 6693 EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x000016A0U), 6694 // .. TRI_ENABLE = 0 6695 // .. ==> 0XF8000784[0:0] = 0x00000000U 6696 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6697 // .. L0_SEL = 0 6698 // .. ==> 0XF8000784[1:1] = 0x00000000U 6699 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6700 // .. L1_SEL = 0 6701 // .. ==> 0XF8000784[2:2] = 0x00000000U 6702 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6703 // .. L2_SEL = 0 6704 // .. ==> 0XF8000784[4:3] = 0x00000000U 6705 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6706 // .. L3_SEL = 5 6707 // .. ==> 0XF8000784[7:5] = 0x00000005U 6708 // .. ==> MASK : 0x000000E0U VAL : 0x000000A0U 6709 // .. Speed = 0 6710 // .. ==> 0XF8000784[8:8] = 0x00000000U 6711 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6712 // .. IO_Type = 3 6713 // .. ==> 0XF8000784[11:9] = 0x00000003U 6714 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6715 // .. PULLUP = 1 6716 // .. ==> 0XF8000784[12:12] = 0x00000001U 6717 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 6718 // .. DisableRcvr = 0 6719 // .. ==> 0XF8000784[13:13] = 0x00000000U 6720 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6721 // .. 6722 EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x000016A0U), 6723 // .. TRI_ENABLE = 1 6724 // .. ==> 0XF8000788[0:0] = 0x00000001U 6725 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 6726 // .. L0_SEL = 0 6727 // .. ==> 0XF8000788[1:1] = 0x00000000U 6728 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6729 // .. L1_SEL = 0 6730 // .. ==> 0XF8000788[2:2] = 0x00000000U 6731 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6732 // .. L2_SEL = 0 6733 // .. ==> 0XF8000788[4:3] = 0x00000000U 6734 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6735 // .. L3_SEL = 3 6736 // .. ==> 0XF8000788[7:5] = 0x00000003U 6737 // .. ==> MASK : 0x000000E0U VAL : 0x00000060U 6738 // .. Speed = 0 6739 // .. ==> 0XF8000788[8:8] = 0x00000000U 6740 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6741 // .. IO_Type = 3 6742 // .. ==> 0XF8000788[11:9] = 0x00000003U 6743 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6744 // .. PULLUP = 1 6745 // .. ==> 0XF8000788[12:12] = 0x00000001U 6746 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 6747 // .. DisableRcvr = 0 6748 // .. ==> 0XF8000788[13:13] = 0x00000000U 6749 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6750 // .. 6751 EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00001661U), 6752 // .. TRI_ENABLE = 0 6753 // .. ==> 0XF800078C[0:0] = 0x00000000U 6754 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6755 // .. L0_SEL = 0 6756 // .. ==> 0XF800078C[1:1] = 0x00000000U 6757 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6758 // .. L1_SEL = 0 6759 // .. ==> 0XF800078C[2:2] = 0x00000000U 6760 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6761 // .. L2_SEL = 0 6762 // .. ==> 0XF800078C[4:3] = 0x00000000U 6763 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6764 // .. L3_SEL = 3 6765 // .. ==> 0XF800078C[7:5] = 0x00000003U 6766 // .. ==> MASK : 0x000000E0U VAL : 0x00000060U 6767 // .. Speed = 0 6768 // .. ==> 0XF800078C[8:8] = 0x00000000U 6769 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6770 // .. IO_Type = 3 6771 // .. ==> 0XF800078C[11:9] = 0x00000003U 6772 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6773 // .. PULLUP = 1 6774 // .. ==> 0XF800078C[12:12] = 0x00000001U 6775 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 6776 // .. DisableRcvr = 0 6777 // .. ==> 0XF800078C[13:13] = 0x00000000U 6778 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6779 // .. 6780 EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00001660U), 6781 // .. TRI_ENABLE = 1 6782 // .. ==> 0XF8000790[0:0] = 0x00000001U 6783 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 6784 // .. L0_SEL = 0 6785 // .. ==> 0XF8000790[1:1] = 0x00000000U 6786 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6787 // .. L1_SEL = 0 6788 // .. ==> 0XF8000790[2:2] = 0x00000000U 6789 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6790 // .. L2_SEL = 0 6791 // .. ==> 0XF8000790[4:3] = 0x00000000U 6792 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6793 // .. L3_SEL = 3 6794 // .. ==> 0XF8000790[7:5] = 0x00000003U 6795 // .. ==> MASK : 0x000000E0U VAL : 0x00000060U 6796 // .. Speed = 0 6797 // .. ==> 0XF8000790[8:8] = 0x00000000U 6798 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6799 // .. IO_Type = 3 6800 // .. ==> 0XF8000790[11:9] = 0x00000003U 6801 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6802 // .. PULLUP = 1 6803 // .. ==> 0XF8000790[12:12] = 0x00000001U 6804 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 6805 // .. DisableRcvr = 0 6806 // .. ==> 0XF8000790[13:13] = 0x00000000U 6807 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6808 // .. 6809 EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00001661U), 6810 // .. TRI_ENABLE = 1 6811 // .. ==> 0XF8000794[0:0] = 0x00000001U 6812 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 6813 // .. L0_SEL = 0 6814 // .. ==> 0XF8000794[1:1] = 0x00000000U 6815 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6816 // .. L1_SEL = 0 6817 // .. ==> 0XF8000794[2:2] = 0x00000000U 6818 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6819 // .. L2_SEL = 0 6820 // .. ==> 0XF8000794[4:3] = 0x00000000U 6821 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6822 // .. L3_SEL = 3 6823 // .. ==> 0XF8000794[7:5] = 0x00000003U 6824 // .. ==> MASK : 0x000000E0U VAL : 0x00000060U 6825 // .. Speed = 0 6826 // .. ==> 0XF8000794[8:8] = 0x00000000U 6827 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6828 // .. IO_Type = 3 6829 // .. ==> 0XF8000794[11:9] = 0x00000003U 6830 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6831 // .. PULLUP = 1 6832 // .. ==> 0XF8000794[12:12] = 0x00000001U 6833 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 6834 // .. DisableRcvr = 0 6835 // .. ==> 0XF8000794[13:13] = 0x00000000U 6836 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6837 // .. 6838 EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00001661U), 6839 // .. TRI_ENABLE = 1 6840 // .. ==> 0XF8000798[0:0] = 0x00000001U 6841 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 6842 // .. L0_SEL = 0 6843 // .. ==> 0XF8000798[1:1] = 0x00000000U 6844 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6845 // .. L1_SEL = 0 6846 // .. ==> 0XF8000798[2:2] = 0x00000000U 6847 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6848 // .. L2_SEL = 0 6849 // .. ==> 0XF8000798[4:3] = 0x00000000U 6850 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6851 // .. L3_SEL = 3 6852 // .. ==> 0XF8000798[7:5] = 0x00000003U 6853 // .. ==> MASK : 0x000000E0U VAL : 0x00000060U 6854 // .. Speed = 0 6855 // .. ==> 0XF8000798[8:8] = 0x00000000U 6856 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6857 // .. IO_Type = 3 6858 // .. ==> 0XF8000798[11:9] = 0x00000003U 6859 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6860 // .. PULLUP = 0 6861 // .. ==> 0XF8000798[12:12] = 0x00000000U 6862 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6863 // .. DisableRcvr = 0 6864 // .. ==> 0XF8000798[13:13] = 0x00000000U 6865 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6866 // .. 6867 EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000661U), 6868 // .. TRI_ENABLE = 0 6869 // .. ==> 0XF800079C[0:0] = 0x00000000U 6870 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6871 // .. L0_SEL = 0 6872 // .. ==> 0XF800079C[1:1] = 0x00000000U 6873 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6874 // .. L1_SEL = 0 6875 // .. ==> 0XF800079C[2:2] = 0x00000000U 6876 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 6877 // .. L2_SEL = 0 6878 // .. ==> 0XF800079C[4:3] = 0x00000000U 6879 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6880 // .. L3_SEL = 3 6881 // .. ==> 0XF800079C[7:5] = 0x00000003U 6882 // .. ==> MASK : 0x000000E0U VAL : 0x00000060U 6883 // .. Speed = 0 6884 // .. ==> 0XF800079C[8:8] = 0x00000000U 6885 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 6886 // .. IO_Type = 3 6887 // .. ==> 0XF800079C[11:9] = 0x00000003U 6888 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6889 // .. PULLUP = 0 6890 // .. ==> 0XF800079C[12:12] = 0x00000000U 6891 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6892 // .. DisableRcvr = 0 6893 // .. ==> 0XF800079C[13:13] = 0x00000000U 6894 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6895 // .. 6896 EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000660U), 6897 // .. TRI_ENABLE = 0 6898 // .. ==> 0XF80007A0[0:0] = 0x00000000U 6899 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6900 // .. L0_SEL = 0 6901 // .. ==> 0XF80007A0[1:1] = 0x00000000U 6902 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6903 // .. L1_SEL = 1 6904 // .. ==> 0XF80007A0[2:2] = 0x00000001U 6905 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 6906 // .. L2_SEL = 0 6907 // .. ==> 0XF80007A0[4:3] = 0x00000000U 6908 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6909 // .. L3_SEL = 0 6910 // .. ==> 0XF80007A0[7:5] = 0x00000000U 6911 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6912 // .. Speed = 1 6913 // .. ==> 0XF80007A0[8:8] = 0x00000001U 6914 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6915 // .. IO_Type = 3 6916 // .. ==> 0XF80007A0[11:9] = 0x00000003U 6917 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6918 // .. PULLUP = 0 6919 // .. ==> 0XF80007A0[12:12] = 0x00000000U 6920 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6921 // .. DisableRcvr = 0 6922 // .. ==> 0XF80007A0[13:13] = 0x00000000U 6923 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6924 // .. 6925 EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000704U), 6926 // .. TRI_ENABLE = 1 6927 // .. ==> 0XF80007A4[0:0] = 0x00000001U 6928 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 6929 // .. L0_SEL = 0 6930 // .. ==> 0XF80007A4[1:1] = 0x00000000U 6931 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6932 // .. L1_SEL = 1 6933 // .. ==> 0XF80007A4[2:2] = 0x00000001U 6934 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 6935 // .. L2_SEL = 0 6936 // .. ==> 0XF80007A4[4:3] = 0x00000000U 6937 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6938 // .. L3_SEL = 0 6939 // .. ==> 0XF80007A4[7:5] = 0x00000000U 6940 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6941 // .. Speed = 1 6942 // .. ==> 0XF80007A4[8:8] = 0x00000001U 6943 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6944 // .. IO_Type = 3 6945 // .. ==> 0XF80007A4[11:9] = 0x00000003U 6946 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6947 // .. PULLUP = 0 6948 // .. ==> 0XF80007A4[12:12] = 0x00000000U 6949 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6950 // .. DisableRcvr = 0 6951 // .. ==> 0XF80007A4[13:13] = 0x00000000U 6952 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6953 // .. 6954 EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000705U), 6955 // .. TRI_ENABLE = 0 6956 // .. ==> 0XF80007A8[0:0] = 0x00000000U 6957 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 6958 // .. L0_SEL = 0 6959 // .. ==> 0XF80007A8[1:1] = 0x00000000U 6960 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6961 // .. L1_SEL = 1 6962 // .. ==> 0XF80007A8[2:2] = 0x00000001U 6963 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 6964 // .. L2_SEL = 0 6965 // .. ==> 0XF80007A8[4:3] = 0x00000000U 6966 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6967 // .. L3_SEL = 0 6968 // .. ==> 0XF80007A8[7:5] = 0x00000000U 6969 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6970 // .. Speed = 1 6971 // .. ==> 0XF80007A8[8:8] = 0x00000001U 6972 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 6973 // .. IO_Type = 3 6974 // .. ==> 0XF80007A8[11:9] = 0x00000003U 6975 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 6976 // .. PULLUP = 0 6977 // .. ==> 0XF80007A8[12:12] = 0x00000000U 6978 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 6979 // .. DisableRcvr = 0 6980 // .. ==> 0XF80007A8[13:13] = 0x00000000U 6981 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 6982 // .. 6983 EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000704U), 6984 // .. TRI_ENABLE = 1 6985 // .. ==> 0XF80007AC[0:0] = 0x00000001U 6986 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 6987 // .. L0_SEL = 0 6988 // .. ==> 0XF80007AC[1:1] = 0x00000000U 6989 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 6990 // .. L1_SEL = 1 6991 // .. ==> 0XF80007AC[2:2] = 0x00000001U 6992 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 6993 // .. L2_SEL = 0 6994 // .. ==> 0XF80007AC[4:3] = 0x00000000U 6995 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 6996 // .. L3_SEL = 0 6997 // .. ==> 0XF80007AC[7:5] = 0x00000000U 6998 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 6999 // .. Speed = 1 7000 // .. ==> 0XF80007AC[8:8] = 0x00000001U
7001 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7002 // .. IO_Type = 3 7003 // .. ==> 0XF80007AC[11:9] = 0x00000003U 7004 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 7005 // .. PULLUP = 0 7006 // .. ==> 0XF80007AC[12:12] = 0x00000000U 7007 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7008 // .. DisableRcvr = 0 7009 // .. ==> 0XF80007AC[13:13] = 0x00000000U 7010 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7011 // .. 7012 EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000705U), 7013 // .. TRI_ENABLE = 0 7014 // .. ==> 0XF80007B0[0:0] = 0x00000000U 7015 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7016 // .. L0_SEL = 0 7017 // .. ==> 0XF80007B0[1:1] = 0x00000000U 7018 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7019 // .. L1_SEL = 1 7020 // .. ==> 0XF80007B0[2:2] = 0x00000001U 7021 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7022 // .. L2_SEL = 0 7023 // .. ==> 0XF80007B0[4:3] = 0x00000000U 7024 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7025 // .. L3_SEL = 0 7026 // .. ==> 0XF80007B0[7:5] = 0x00000000U 7027 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7028 // .. Speed = 1 7029 // .. ==> 0XF80007B0[8:8] = 0x00000001U 7030 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7031 // .. IO_Type = 3 7032 // .. ==> 0XF80007B0[11:9] = 0x00000003U 7033 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 7034 // .. PULLUP = 0 7035 // .. ==> 0XF80007B0[12:12] = 0x00000000U 7036 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7037 // .. DisableRcvr = 0 7038 // .. ==> 0XF80007B0[13:13] = 0x00000000U 7039 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7040 // .. 7041 EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000704U), 7042 // .. TRI_ENABLE = 0 7043 // .. ==> 0XF80007B4[0:0] = 0x00000000U 7044 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7045 // .. L0_SEL = 0 7046 // .. ==> 0XF80007B4[1:1] = 0x00000000U 7047 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7048 // .. L1_SEL = 1 7049 // .. ==> 0XF80007B4[2:2] = 0x00000001U 7050 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7051 // .. L2_SEL = 0 7052 // .. ==> 0XF80007B4[4:3] = 0x00000000U 7053 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7054 // .. L3_SEL = 0 7055 // .. ==> 0XF80007B4[7:5] = 0x00000000U 7056 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7057 // .. Speed = 1 7058 // .. ==> 0XF80007B4[8:8] = 0x00000001U 7059 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7060 // .. IO_Type = 3 7061 // .. ==> 0XF80007B4[11:9] = 0x00000003U 7062 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 7063 // .. PULLUP = 0 7064 // .. ==> 0XF80007B4[12:12] = 0x00000000U 7065 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7066 // .. DisableRcvr = 0 7067 // .. ==> 0XF80007B4[13:13] = 0x00000000U 7068 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7069 // .. 7070 EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000704U), 7071 // .. TRI_ENABLE = 0 7072 // .. ==> 0XF80007B8[0:0] = 0x00000000U 7073 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7074 // .. L0_SEL = 0 7075 // .. ==> 0XF80007B8[1:1] = 0x00000000U 7076 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7077 // .. L1_SEL = 1 7078 // .. ==> 0XF80007B8[2:2] = 0x00000001U 7079 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7080 // .. L2_SEL = 0 7081 // .. ==> 0XF80007B8[4:3] = 0x00000000U 7082 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7083 // .. L3_SEL = 0 7084 // .. ==> 0XF80007B8[7:5] = 0x00000000U 7085 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7086 // .. Speed = 1 7087 // .. ==> 0XF80007B8[8:8] = 0x00000001U 7088 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7089 // .. IO_Type = 3 7090 // .. ==> 0XF80007B8[11:9] = 0x00000003U 7091 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 7092 // .. PULLUP = 0 7093 // .. ==> 0XF80007B8[12:12] = 0x00000000U 7094 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7095 // .. DisableRcvr = 0 7096 // .. ==> 0XF80007B8[13:13] = 0x00000000U 7097 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7098 // .. 7099 EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU ,0x00000704U), 7100 // .. TRI_ENABLE = 0 7101 // .. ==> 0XF80007BC[0:0] = 0x00000000U 7102 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7103 // .. L0_SEL = 0 7104 // .. ==> 0XF80007BC[1:1] = 0x00000000U 7105 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7106 // .. L1_SEL = 1 7107 // .. ==> 0XF80007BC[2:2] = 0x00000001U 7108 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7109 // .. L2_SEL = 0 7110 // .. ==> 0XF80007BC[4:3] = 0x00000000U 7111 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7112 // .. L3_SEL = 0 7113 // .. ==> 0XF80007BC[7:5] = 0x00000000U 7114 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7115 // .. Speed = 1 7116 // .. ==> 0XF80007BC[8:8] = 0x00000001U 7117 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7118 // .. IO_Type = 3 7119 // .. ==> 0XF80007BC[11:9] = 0x00000003U 7120 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 7121 // .. PULLUP = 0 7122 // .. ==> 0XF80007BC[12:12] = 0x00000000U 7123 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7124 // .. DisableRcvr = 0 7125 // .. ==> 0XF80007BC[13:13] = 0x00000000U 7126 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7127 // .. 7128 EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00000704U), 7129 // .. TRI_ENABLE = 1 7130 // .. ==> 0XF80007C0[0:0] = 0x00000001U 7131 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7132 // .. L0_SEL = 0 7133 // .. ==> 0XF80007C0[1:1] = 0x00000000U 7134 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7135 // .. L1_SEL = 1 7136 // .. ==> 0XF80007C0[2:2] = 0x00000001U 7137 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7138 // .. L2_SEL = 0 7139 // .. ==> 0XF80007C0[4:3] = 0x00000000U 7140 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7141 // .. L3_SEL = 0 7142 // .. ==> 0XF80007C0[7:5] = 0x00000000U 7143 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7144 // .. Speed = 1 7145 // .. ==> 0XF80007C0[8:8] = 0x00000001U 7146 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7147 // .. IO_Type = 3 7148 // .. ==> 0XF80007C0[11:9] = 0x00000003U 7149 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 7150 // .. PULLUP = 0 7151 // .. ==> 0XF80007C0[12:12] = 0x00000000U 7152 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7153 // .. DisableRcvr = 0 7154 // .. ==> 0XF80007C0[13:13] = 0x00000000U 7155 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7156 // .. 7157 EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x00000705U), 7158 // .. TRI_ENABLE = 0 7159 // .. ==> 0XF80007C4[0:0] = 0x00000000U 7160 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7161 // .. L0_SEL = 0 7162 // .. ==> 0XF80007C4[1:1] = 0x00000000U 7163 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7164 // .. L1_SEL = 1 7165 // .. ==> 0XF80007C4[2:2] = 0x00000001U 7166 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7167 // .. L2_SEL = 0 7168 // .. ==> 0XF80007C4[4:3] = 0x00000000U 7169 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7170 // .. L3_SEL = 0 7171 // .. ==> 0XF80007C4[7:5] = 0x00000000U 7172 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7173 // .. Speed = 1 7174 // .. ==> 0XF80007C4[8:8] = 0x00000001U 7175 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7176 // .. IO_Type = 3 7177 // .. ==> 0XF80007C4[11:9] = 0x00000003U 7178 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 7179 // .. PULLUP = 0 7180 // .. ==> 0XF80007C4[12:12] = 0x00000000U 7181 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7182 // .. DisableRcvr = 0 7183 // .. ==> 0XF80007C4[13:13] = 0x00000000U 7184 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7185 // .. 7186 EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x00000704U), 7187 // .. TRI_ENABLE = 0 7188 // .. ==> 0XF80007C8[0:0] = 0x00000000U 7189 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7190 // .. L0_SEL = 0 7191 // .. ==> 0XF80007C8[1:1] = 0x00000000U 7192 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7193 // .. L1_SEL = 1 7194 // .. ==> 0XF80007C8[2:2] = 0x00000001U 7195 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7196 // .. L2_SEL = 0 7197 // .. ==> 0XF80007C8[4:3] = 0x00000000U 7198 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7199 // .. L3_SEL = 0 7200 // .. ==> 0XF80007C8[7:5] = 0x00000000U 7201 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7202 // .. Speed = 1 7203 // .. ==> 0XF80007C8[8:8] = 0x00000001U 7204 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7205 // .. IO_Type = 3 7206 // .. ==> 0XF80007C8[11:9] = 0x00000003U 7207 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 7208 // .. PULLUP = 0 7209 // .. ==> 0XF80007C8[12:12] = 0x00000000U 7210 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7211 // .. DisableRcvr = 0 7212 // .. ==> 0XF80007C8[13:13] = 0x00000000U 7213 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7214 // .. 7215 EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU ,0x00000704U), 7216 // .. TRI_ENABLE = 0 7217 // .. ==> 0XF80007CC[0:0] = 0x00000000U 7218 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7219 // .. L0_SEL = 0 7220 // .. ==> 0XF80007CC[1:1] = 0x00000000U 7221 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7222 // .. L1_SEL = 1 7223 // .. ==> 0XF80007CC[2:2] = 0x00000001U 7224 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7225 // .. L2_SEL = 0 7226 // .. ==> 0XF80007CC[4:3] = 0x00000000U 7227 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7228 // .. L3_SEL = 0 7229 // .. ==> 0XF80007CC[7:5] = 0x00000000U 7230 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 7231 // .. Speed = 1 7232 // .. ==> 0XF80007CC[8:8] = 0x00000001U 7233 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7234 // .. IO_Type = 3 7235 // .. ==> 0XF80007CC[11:9] = 0x00000003U 7236 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 7237 // .. PULLUP = 0 7238 // .. ==> 0XF80007CC[12:12] = 0x00000000U 7239 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7240 // .. DisableRcvr = 0 7241 // .. ==> 0XF80007CC[13:13] = 0x00000000U 7242 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7243 // .. 7244 EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00000704U), 7245 // .. TRI_ENABLE = 0 7246 // .. ==> 0XF80007D0[0:0] = 0x00000000U 7247 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7248 // .. L0_SEL = 0 7249 // .. ==> 0XF80007D0[1:1] = 0x00000000U 7250 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7251 // .. L1_SEL = 0 7252 // .. ==> 0XF80007D0[2:2] = 0x00000000U 7253 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7254 // .. L2_SEL = 0 7255 // .. ==> 0XF80007D0[4:3] = 0x00000000U 7256 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7257 // .. L3_SEL = 2 7258 // .. ==> 0XF80007D0[7:5] = 0x00000002U 7259 // .. ==> MASK : 0x000000E0U VAL : 0x00000040U 7260 // .. Speed = 0 7261 // .. ==> 0XF80007D0[8:8] = 0x00000000U 7262 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7263 // .. IO_Type = 3 7264 // .. ==> 0XF80007D0[11:9] = 0x00000003U 7265 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 7266 // .. PULLUP = 0 7267 // .. ==> 0XF80007D0[12:12] = 0x00000000U 7268 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7269 // .. DisableRcvr = 0 7270 // .. ==> 0XF80007D0[13:13] = 0x00000000U 7271 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7272 // .. 7273 EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000640U), 7274 // .. TRI_ENABLE = 0 7275 // .. ==> 0XF80007D4[0:0] = 0x00000000U 7276 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7277 // .. L0_SEL = 0 7278 // .. ==> 0XF80007D4[1:1] = 0x00000000U 7279 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7280 // .. L1_SEL = 0 7281 // .. ==> 0XF80007D4[2:2] = 0x00000000U 7282 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7283 // .. L2_SEL = 0 7284 // .. ==> 0XF80007D4[4:3] = 0x00000000U 7285 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 7286 // .. L3_SEL = 2 7287 // .. ==> 0XF80007D4[7:5] = 0x00000002U 7288 // .. ==> MASK : 0x000000E0U VAL : 0x00000040U 7289 // .. Speed = 0 7290 // .. ==> 0XF80007D4[8:8] = 0x00000000U 7291 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7292 // .. IO_Type = 3 7293 // .. ==> 0XF80007D4[11:9] = 0x00000003U 7294 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 7295 // .. PULLUP = 0 7296 // .. ==> 0XF80007D4[12:12] = 0x00000000U 7297 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7298 // .. DisableRcvr = 0 7299 // .. ==> 0XF80007D4[13:13] = 0x00000000U 7300 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7301 // .. 7302 EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000640U), 7303 // .. FINISH: MIO PROGRAMMING 7304 // .. START: LOCK IT BACK 7305 // .. LOCK_KEY = 0X767B 7306 // .. ==> 0XF8000004[15:0] = 0x0000767BU 7307 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 7308 // .. 7309 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 7310 // .. FINISH: LOCK IT BACK 7311 // FINISH: top 7312 // 7313 EMIT_EXIT(), 7314 7315 // 7316}; 7317 7318unsigned long ps7_peripherals_init_data_2_0[] = { 7319 // START: top 7320 // .. START: SLCR SETTINGS 7321 // .. UNLOCK_KEY = 0XDF0D 7322 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 7323 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 7324 // .. 7325 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 7326 // .. FINISH: SLCR SETTINGS 7327 // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS 7328 // .. IBUF_DISABLE_MODE = 0x1 7329 // .. ==> 0XF8000B48[7:7] = 0x00000001U 7330 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 7331 // .. TERM_DISABLE_MODE = 0x1 7332 // .. ==> 0XF8000B48[8:8] = 0x00000001U 7333 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7334 // .. 7335 EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U), 7336 // .. IBUF_DISABLE_MODE = 0x1 7337 // .. ==> 0XF8000B4C[7:7] = 0x00000001U 7338 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 7339 // .. TERM_DISABLE_MODE = 0x1 7340 // .. ==> 0XF8000B4C[8:8] = 0x00000001U 7341 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7342 // .. 7343 EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U), 7344 // .. IBUF_DISABLE_MODE = 0x1 7345 // .. ==> 0XF8000B50[7:7] = 0x00000001U 7346 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 7347 // .. TERM_DISABLE_MODE = 0x1 7348 // .. ==> 0XF8000B50[8:8] = 0x00000001U 7349 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7350 // .. 7351 EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U), 7352 // .. IBUF_DISABLE_MODE = 0x1 7353 // .. ==> 0XF8000B54[7:7] = 0x00000001U 7354 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 7355 // .. TERM_DISABLE_MODE = 0x1 7356 // .. ==> 0XF8000B54[8:8] = 0x00000001U 7357 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 7358 // .. 7359 EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U), 7360 // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS 7361 // .. START: LOCK IT BACK 7362 // .. LOCK_KEY = 0X767B 7363 // .. ==> 0XF8000004[15:0] = 0x0000767BU 7364 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 7365 // .. 7366 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 7367 // .. FINISH: LOCK IT BACK 7368 // .. START: SRAM/NOR SET OPMODE 7369 // .. FINISH: SRAM/NOR SET OPMODE 7370 // .. START: UART REGISTERS 7371 // .. BDIV = 0x6 7372 // .. ==> 0XE0001034[7:0] = 0x00000006U 7373 // .. ==> MASK : 0x000000FFU VAL : 0x00000006U 7374 // .. 7375 EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U), 7376 // .. CD = 0x3e 7377 // .. ==> 0XE0001018[15:0] = 0x0000003EU 7378 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000003EU 7379 // .. 7380 EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU), 7381 // .. STPBRK = 0x0 7382 // .. ==> 0XE0001000[8:8] = 0x00000000U 7383 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7384 // .. STTBRK = 0x0 7385 // .. ==> 0XE0001000[7:7] = 0x00000000U 7386 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 7387 // .. RSTTO = 0x0 7388 // .. ==> 0XE0001000[6:6] = 0x00000000U 7389 // .. ==> MASK : 0x00000040U VAL : 0x00000000U 7390 // .. TXDIS = 0x0 7391 // .. ==> 0XE0001000[5:5] = 0x00000000U 7392 // .. ==> MASK : 0x00000020U VAL : 0x00000000U 7393 // .. TXEN = 0x1 7394 // .. ==> 0XE0001000[4:4] = 0x00000001U 7395 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 7396 // .. RXDIS = 0x0 7397 // .. ==> 0XE0001000[3:3] = 0x00000000U 7398 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 7399 // .. RXEN = 0x1 7400 // .. ==> 0XE0001000[2:2] = 0x00000001U 7401 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 7402 // .. TXRES = 0x1 7403 // .. ==> 0XE0001000[1:1] = 0x00000001U 7404 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 7405 // .. RXRES = 0x1 7406 // .. ==> 0XE0001000[0:0] = 0x00000001U 7407 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 7408 // .. 7409 EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U), 7410 // .. IRMODE = 0x0 7411 // .. ==> 0XE0001004[11:11] = 0x00000000U 7412 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 7413 // .. UCLKEN = 0x0 7414 // .. ==> 0XE0001004[10:10] = 0x00000000U 7415 // .. ==> MASK : 0x00000400U VAL : 0x00000000U 7416 // .. CHMODE = 0x0 7417 // .. ==> 0XE0001004[9:8] = 0x00000000U 7418 // .. ==> MASK : 0x00000300U VAL : 0x00000000U 7419 // .. NBSTOP = 0x0 7420 // .. ==> 0XE0001004[7:6] = 0x00000000U 7421 // .. ==> MASK : 0x000000C0U VAL : 0x00000000U 7422 // .. PAR = 0x4 7423 // .. ==> 0XE0001004[5:3] = 0x00000004U 7424 // .. ==> MASK : 0x00000038U VAL : 0x00000020U 7425 // .. CHRL = 0x0 7426 // .. ==> 0XE0001004[2:1] = 0x00000000U 7427 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 7428 // .. CLKS = 0x0 7429 // .. ==> 0XE0001004[0:0] = 0x00000000U 7430 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7431 // .. 7432 EMIT_MASKWRITE(0XE0001004, 0x00000FFFU ,0x00000020U), 7433 // .. FINISH: UART REGISTERS 7434 // .. START: QSPI REGISTERS 7435 // .. Holdb_dr = 1 7436 // .. ==> 0XE000D000[19:19] = 0x00000001U 7437 // .. ==> MASK : 0x00080000U VAL : 0x00080000U 7438 // .. 7439 EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U), 7440 // .. FINISH: QSPI REGISTERS 7441 // .. START: PL POWER ON RESET REGISTERS 7442 // .. PCFG_POR_CNT_4K = 0 7443 // .. ==> 0XF8007000[29:29] = 0x00000000U 7444 // .. ==> MASK : 0x20000000U VAL : 0x00000000U 7445 // .. 7446 EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U), 7447 // .. FINISH: PL POWER ON RESET REGISTERS 7448 // .. START: SMC TIMING CALCULATION REGISTER UPDATE 7449 // .. .. START: NAND SET CYCLE 7450 // .. .. Set_t0 = 0x5 7451 // .. .. ==> 0XE000E014[3:0] = 0x00000005U 7452 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000005U 7453 // .. .. Set_t1 = 0x5 7454 // .. .. ==> 0XE000E014[7:4] = 0x00000005U 7455 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000050U 7456 // .. .. Set_t2 = 0x2 7457 // .. .. ==> 0XE000E014[10:8] = 0x00000002U 7458 // .. .. ==> MASK : 0x00000700U VAL : 0x00000200U 7459 // .. .. Set_t3 = 0x3 7460 // .. .. ==> 0XE000E014[13:11] = 0x00000003U 7461 // .. .. ==> MASK : 0x00003800U VAL : 0x00001800U 7462 // .. .. Set_t4 = 0x1 7463 // .. .. ==> 0XE000E014[16:14] = 0x00000001U 7464 // .. .. ==> MASK : 0x0001C000U VAL : 0x00004000U 7465 // .. .. Set_t5 = 0x2 7466 // .. .. ==> 0XE000E014[19:17] = 0x00000002U 7467 // .. .. ==> MASK : 0x000E0000U VAL : 0x00040000U 7468 // .. .. Set_t6 = 0x2 7469 // .. .. ==> 0XE000E014[23:20] = 0x00000002U 7470 // .. .. ==> MASK : 0x00F00000U VAL : 0x00200000U 7471 // .. .. 7472 EMIT_MASKWRITE(0XE000E014, 0x00FFFFFFU ,0x00245A55U), 7473 // .. .. FINISH: NAND SET CYCLE 7474 // .. .. START: OPMODE 7475 // .. .. set_mw = 0x0 7476 // .. .. ==> 0XE000E018[1:0] = 0x00000000U 7477 // .. .. ==> MASK : 0x00000003U VAL : 0x00000000U 7478 // .. .. 7479 EMIT_MASKWRITE(0XE000E018, 0x00000003U ,0x00000000U), 7480 // .. .. FINISH: OPMODE 7481 // .. .. START: DIRECT COMMAND 7482 // .. .. chip_select = 0x4 7483 // .. .. ==> 0XE000E010[25:23] = 0x00000004U 7484 // .. .. ==> MASK : 0x03800000U VAL : 0x02000000U 7485 // .. .. cmd_type = 0x2 7486 // .. .. ==> 0XE000E010[22:21] = 0x00000002U 7487 // .. .. ==> MASK : 0x00600000U VAL : 0x00400000U 7488 // .. .. 7489 EMIT_MASKWRITE(0XE000E010, 0x03E00000U ,0x02400000U), 7490 // .. .. FINISH: DIRECT COMMAND 7491 // .. .. START: SRAM/NOR CS0 SET CYCLE 7492 // .. .. FINISH: SRAM/NOR CS0 SET CYCLE 7493 // .. .. START: DIRECT COMMAND 7494 // .. .. FINISH: DIRECT COMMAND 7495 // .. .. START: NOR CS0 BASE ADDRESS 7496 // .. .. FINISH: NOR CS0 BASE ADDRESS 7497 // .. .. START: SRAM/NOR CS1 SET CYCLE 7498 // .. .. FINISH: SRAM/NOR CS1 SET CYCLE 7499 // .. .. START: DIRECT COMMAND 7500 // .. .. FINISH: DIRECT COMMAND 7501 // .. .. START: NOR CS1 BASE ADDRESS 7502 // .. .. FINISH: NOR CS1 BASE ADDRESS 7503 // .. .. START: USB RESET 7504 // .. .. .. START: USB0 RESET 7505 // .. .. .. .. START: DIR MODE BANK 0 7506 // .. .. .. .. FINISH: DIR MODE BANK 0 7507 // .. .. .. .. START: DIR MODE BANK 1 7508 // .. .. .. .. FINISH: DIR MODE BANK 1 7509 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 7510 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 7511 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 7512 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 7513 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 7514 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 7515 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 7516 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 7517 // .. .. .. .. START: OUTPUT ENABLE BANK 0 7518 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 7519 // .. .. .. .. START: OUTPUT ENABLE BANK 1 7520 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 7521 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 7522 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 7523 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 7524 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 7525 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 7526 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 7527 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 7528 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 7529 // .. .. .. .. START: ADD 1 MS DELAY 7530 // .. .. .. .. 7531 EMIT_MASKDELAY(0XF8F00200, 1), 7532 // .. .. .. .. FINISH: ADD 1 MS DELAY 7533 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 7534 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 7535 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 7536 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 7537 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 7538 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 7539 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 7540 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 7541 // .. .. .. FINISH: USB0 RESET 7542 // .. .. .. START: USB1 RESET 7543 // .. .. .. .. START: DIR MODE BANK 0 7544 // .. .. .. .. FINISH: DIR MODE BANK 0 7545 // .. .. .. .. START: DIR MODE BANK 1 7546 // .. .. .. .. FINISH: DIR MODE BANK 1 7547 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 7548 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 7549 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 7550 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 7551 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 7552 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 7553 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 7554 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 7555 // .. .. .. .. START: OUTPUT ENABLE BANK 0 7556 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 7557 // .. .. .. .. START: OUTPUT ENABLE BANK 1 7558 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 7559 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 7560 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 7561 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 7562 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 7563 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 7564 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 7565 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 7566 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 7567 // .. .. .. .. START: ADD 1 MS DELAY 7568 // .. .. .. .. 7569 EMIT_MASKDELAY(0XF8F00200, 1), 7570 // .. .. .. .. FINISH: ADD 1 MS DELAY 7571 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 7572 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 7573 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 7574 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 7575 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 7576 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 7577 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 7578 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 7579 // .. .. .. FINISH: USB1 RESET 7580 // .. .. FINISH: USB RESET 7581 // .. .. START: ENET RESET 7582 // .. .. .. START: ENET0 RESET 7583 // .. .. .. .. START: DIR MODE BANK 0 7584 // .. .. .. .. FINISH: DIR MODE BANK 0 7585 // .. .. .. .. START: DIR MODE BANK 1 7586 // .. .. .. .. FINISH: DIR MODE BANK 1 7587 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 7588 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 7589 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 7590 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 7591 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 7592 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 7593 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 7594 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 7595 // .. .. .. .. START: OUTPUT ENABLE BANK 0 7596 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 7597 // .. .. .. .. START: OUTPUT ENABLE BANK 1 7598 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 7599 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 7600 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 7601 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 7602 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 7603 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 7604 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 7605 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 7606 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 7607 // .. .. .. .. START: ADD 1 MS DELAY 7608 // .. .. .. .. 7609 EMIT_MASKDELAY(0XF8F00200, 1), 7610 // .. .. .. .. FINISH: ADD 1 MS DELAY 7611 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 7612 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 7613 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 7614 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 7615 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 7616 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 7617 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 7618 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 7619 // .. .. .. FINISH: ENET0 RESET 7620 // .. .. .. START: ENET1 RESET 7621 // .. .. .. .. START: DIR MODE BANK 0 7622 // .. .. .. .. FINISH: DIR MODE BANK 0 7623 // .. .. .. .. START: DIR MODE BANK 1 7624 // .. .. .. .. FINISH: DIR MODE BANK 1 7625 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 7626 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 7627 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 7628 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 7629 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 7630 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 7631 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 7632 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 7633 // .. .. .. .. START: OUTPUT ENABLE BANK 0 7634 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 7635 // .. .. .. .. START: OUTPUT ENABLE BANK 1 7636 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 7637 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 7638 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 7639 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 7640 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 7641 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 7642 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 7643 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 7644 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 7645 // .. .. .. .. START: ADD 1 MS DELAY 7646 // .. .. .. .. 7647 EMIT_MASKDELAY(0XF8F00200, 1), 7648 // .. .. .. .. FINISH: ADD 1 MS DELAY 7649 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 7650 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 7651 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 7652 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 7653 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 7654 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 7655 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 7656 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 7657 // .. .. .. FINISH: ENET1 RESET 7658 // .. .. FINISH: ENET RESET 7659 // .. .. START: I2C RESET 7660 // .. .. .. START: I2C0 RESET 7661 // .. .. .. .. START: DIR MODE GPIO BANK0 7662 // .. .. .. .. FINISH: DIR MODE GPIO BANK0 7663 // .. .. .. .. START: DIR MODE GPIO BANK1 7664 // .. .. .. .. FINISH: DIR MODE GPIO BANK1 7665 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 7666 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 7667 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 7668 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 7669 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 7670 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 7671 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 7672 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 7673 // .. .. .. .. START: OUTPUT ENABLE 7674 // .. .. .. .. FINISH: OUTPUT ENABLE 7675 // .. .. .. .. START: OUTPUT ENABLE 7676 // .. .. .. .. FINISH: OUTPUT ENABLE 7677 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 7678 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 7679 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 7680 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 7681 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 7682 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 7683 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 7684 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 7685 // .. .. .. .. START: ADD 1 MS DELAY 7686 // .. .. .. .. 7687 EMIT_MASKDELAY(0XF8F00200, 1), 7688 // .. .. .. .. FINISH: ADD 1 MS DELAY 7689 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 7690 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 7691 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 7692 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 7693 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 7694 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 7695 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 7696 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 7697 // .. .. .. FINISH: I2C0 RESET 7698 // .. .. .. START: I2C1 RESET 7699 // .. .. .. .. START: DIR MODE GPIO BANK0 7700 // .. .. .. .. FINISH: DIR MODE GPIO BANK0 7701 // .. .. .. .. START: DIR MODE GPIO BANK1 7702 // .. .. .. .. FINISH: DIR MODE GPIO BANK1 7703 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 7704 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 7705 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 7706 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 7707 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 7708 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 7709 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 7710 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 7711 // .. .. .. .. START: OUTPUT ENABLE 7712 // .. .. .. .. FINISH: OUTPUT ENABLE 7713 // .. .. .. .. START: OUTPUT ENABLE 7714 // .. .. .. .. FINISH: OUTPUT ENABLE 7715 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 7716 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 7717 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 7718 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 7719 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 7720 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 7721 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 7722 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 7723 // .. .. .. .. START: ADD 1 MS DELAY 7724 // .. .. .. .. 7725 EMIT_MASKDELAY(0XF8F00200, 1), 7726 // .. .. .. .. FINISH: ADD 1 MS DELAY 7727 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 7728 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 7729 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 7730 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 7731 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 7732 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 7733 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 7734 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 7735 // .. .. .. FINISH: I2C1 RESET 7736 // .. .. FINISH: I2C RESET 7737 // .. .. START: NOR CHIP SELECT 7738 // .. .. .. START: DIR MODE BANK 0 7739 // .. .. .. FINISH: DIR MODE BANK 0 7740 // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 7741 // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 7742 // .. .. .. START: OUTPUT ENABLE BANK 0 7743 // .. .. .. FINISH: OUTPUT ENABLE BANK 0 7744 // .. .. FINISH: NOR CHIP SELECT 7745 // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE 7746 // FINISH: top 7747 // 7748 EMIT_EXIT(), 7749 7750 // 7751}; 7752 7753unsigned long ps7_post_config_2_0[] = { 7754 // START: top 7755 // .. START: SLCR SETTINGS 7756 // .. UNLOCK_KEY = 0XDF0D 7757 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 7758 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 7759 // .. 7760 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 7761 // .. FINISH: SLCR SETTINGS 7762 // .. START: ENABLING LEVEL SHIFTER 7763 // .. USER_INP_ICT_EN_0 = 3 7764 // .. ==> 0XF8000900[1:0] = 0x00000003U 7765 // .. ==> MASK : 0x00000003U VAL : 0x00000003U 7766 // .. USER_INP_ICT_EN_1 = 3 7767 // .. ==> 0XF8000900[3:2] = 0x00000003U 7768 // .. ==> MASK : 0x0000000CU VAL : 0x0000000CU 7769 // .. 7770 EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU), 7771 // .. FINISH: ENABLING LEVEL SHIFTER 7772 // .. START: FPGA RESETS TO 0 7773 // .. reserved_3 = 0 7774 // .. ==> 0XF8000240[31:25] = 0x00000000U 7775 // .. ==> MASK : 0xFE000000U VAL : 0x00000000U 7776 // .. FPGA_ACP_RST = 0 7777 // .. ==> 0XF8000240[24:24] = 0x00000000U 7778 // .. ==> MASK : 0x01000000U VAL : 0x00000000U 7779 // .. FPGA_AXDS3_RST = 0 7780 // .. ==> 0XF8000240[23:23] = 0x00000000U 7781 // .. ==> MASK : 0x00800000U VAL : 0x00000000U 7782 // .. FPGA_AXDS2_RST = 0 7783 // .. ==> 0XF8000240[22:22] = 0x00000000U 7784 // .. ==> MASK : 0x00400000U VAL : 0x00000000U 7785 // .. FPGA_AXDS1_RST = 0 7786 // .. ==> 0XF8000240[21:21] = 0x00000000U 7787 // .. ==> MASK : 0x00200000U VAL : 0x00000000U 7788 // .. FPGA_AXDS0_RST = 0 7789 // .. ==> 0XF8000240[20:20] = 0x00000000U 7790 // .. ==> MASK : 0x00100000U VAL : 0x00000000U 7791 // .. reserved_2 = 0 7792 // .. ==> 0XF8000240[19:18] = 0x00000000U 7793 // .. ==> MASK : 0x000C0000U VAL : 0x00000000U 7794 // .. FSSW1_FPGA_RST = 0 7795 // .. ==> 0XF8000240[17:17] = 0x00000000U 7796 // .. ==> MASK : 0x00020000U VAL : 0x00000000U 7797 // .. FSSW0_FPGA_RST = 0 7798 // .. ==> 0XF8000240[16:16] = 0x00000000U 7799 // .. ==> MASK : 0x00010000U VAL : 0x00000000U 7800 // .. reserved_1 = 0 7801 // .. ==> 0XF8000240[15:14] = 0x00000000U 7802 // .. ==> MASK : 0x0000C000U VAL : 0x00000000U 7803 // .. FPGA_FMSW1_RST = 0 7804 // .. ==> 0XF8000240[13:13] = 0x00000000U 7805 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 7806 // .. FPGA_FMSW0_RST = 0 7807 // .. ==> 0XF8000240[12:12] = 0x00000000U 7808 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 7809 // .. FPGA_DMA3_RST = 0 7810 // .. ==> 0XF8000240[11:11] = 0x00000000U 7811 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 7812 // .. FPGA_DMA2_RST = 0 7813 // .. ==> 0XF8000240[10:10] = 0x00000000U 7814 // .. ==> MASK : 0x00000400U VAL : 0x00000000U 7815 // .. FPGA_DMA1_RST = 0 7816 // .. ==> 0XF8000240[9:9] = 0x00000000U 7817 // .. ==> MASK : 0x00000200U VAL : 0x00000000U 7818 // .. FPGA_DMA0_RST = 0 7819 // .. ==> 0XF8000240[8:8] = 0x00000000U 7820 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 7821 // .. reserved = 0 7822 // .. ==> 0XF8000240[7:4] = 0x00000000U 7823 // .. ==> MASK : 0x000000F0U VAL : 0x00000000U 7824 // .. FPGA3_OUT_RST = 0 7825 // .. ==> 0XF8000240[3:3] = 0x00000000U 7826 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 7827 // .. FPGA2_OUT_RST = 0 7828 // .. ==> 0XF8000240[2:2] = 0x00000000U 7829 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 7830 // .. FPGA1_OUT_RST = 0 7831 // .. ==> 0XF8000240[1:1] = 0x00000000U 7832 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 7833 // .. FPGA0_OUT_RST = 0 7834 // .. ==> 0XF8000240[0:0] = 0x00000000U 7835 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 7836 // .. 7837 EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U), 7838 // .. FINISH: FPGA RESETS TO 0 7839 // .. START: AFI REGISTERS 7840 // .. .. START: AFI0 REGISTERS 7841 // .. .. FINISH: AFI0 REGISTERS 7842 // .. .. START: AFI1 REGISTERS 7843 // .. .. FINISH: AFI1 REGISTERS 7844 // .. .. START: AFI2 REGISTERS 7845 // .. .. FINISH: AFI2 REGISTERS 7846 // .. .. START: AFI3 REGISTERS 7847 // .. .. FINISH: AFI3 REGISTERS 7848 // .. FINISH: AFI REGISTERS 7849 // .. START: LOCK IT BACK 7850 // .. LOCK_KEY = 0X767B 7851 // .. ==> 0XF8000004[15:0] = 0x0000767BU 7852 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 7853 // .. 7854 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 7855 // .. FINISH: LOCK IT BACK 7856 // FINISH: top 7857 // 7858 EMIT_EXIT(), 7859 7860 // 7861}; 7862 7863unsigned long ps7_debug_2_0[] = { 7864 // START: top 7865 // .. START: CROSS TRIGGER CONFIGURATIONS 7866 // .. .. START: UNLOCKING CTI REGISTERS 7867 // .. .. KEY = 0XC5ACCE55 7868 // .. .. ==> 0XF8898FB0[31:0] = 0xC5ACCE55U 7869 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U 7870 // .. .. 7871 EMIT_MASKWRITE(0XF8898FB0, 0xFFFFFFFFU ,0xC5ACCE55U), 7872 // .. .. KEY = 0XC5ACCE55 7873 // .. .. ==> 0XF8899FB0[31:0] = 0xC5ACCE55U 7874 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U 7875 // .. .. 7876 EMIT_MASKWRITE(0XF8899FB0, 0xFFFFFFFFU ,0xC5ACCE55U), 7877 // .. .. KEY = 0XC5ACCE55 7878 // .. .. ==> 0XF8809FB0[31:0] = 0xC5ACCE55U 7879 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U 7880 // .. .. 7881 EMIT_MASKWRITE(0XF8809FB0, 0xFFFFFFFFU ,0xC5ACCE55U), 7882 // .. .. FINISH: UNLOCKING CTI REGISTERS 7883 // .. .. START: ENABLING CTI MODULES AND CHANNELS 7884 // .. .. FINISH: ENABLING CTI MODULES AND CHANNELS 7885 // .. .. START: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS 7886 // .. .. FINISH: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS 7887 // .. FINISH: CROSS TRIGGER CONFIGURATIONS 7888 // FINISH: top 7889 // 7890 EMIT_EXIT(), 7891 7892 // 7893}; 7894 7895unsigned long ps7_pll_init_data_1_0[] = { 7896 // START: top 7897 // .. START: SLCR SETTINGS 7898 // .. UNLOCK_KEY = 0XDF0D 7899 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 7900 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 7901 // .. 7902 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 7903 // .. FINISH: SLCR SETTINGS 7904 // .. START: PLL SLCR REGISTERS 7905 // .. .. START: ARM PLL INIT 7906 // .. .. PLL_RES = 0x2 7907 // .. .. ==> 0XF8000110[7:4] = 0x00000002U 7908 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 7909 // .. .. PLL_CP = 0x2 7910 // .. .. ==> 0XF8000110[11:8] = 0x00000002U 7911 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 7912 // .. .. LOCK_CNT = 0xfa 7913 // .. .. ==> 0XF8000110[21:12] = 0x000000FAU 7914 // .. .. ==> MASK : 0x003FF000U VAL : 0x000FA000U 7915 // .. .. 7916 EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U), 7917 // .. .. .. START: UPDATE FB_DIV 7918 // .. .. .. PLL_FDIV = 0x28 7919 // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U 7920 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00028000U 7921 // .. .. .. 7922 EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U), 7923 // .. .. .. FINISH: UPDATE FB_DIV 7924 // .. .. .. START: BY PASS PLL 7925 // .. .. .. PLL_BYPASS_FORCE = 1 7926 // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U 7927 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 7928 // .. .. .. 7929 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U), 7930 // .. .. .. FINISH: BY PASS PLL 7931 // .. .. .. START: ASSERT RESET 7932 // .. .. .. PLL_RESET = 1 7933 // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U 7934 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 7935 // .. .. .. 7936 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U), 7937 // .. .. .. FINISH: ASSERT RESET 7938 // .. .. .. START: DEASSERT RESET 7939 // .. .. .. PLL_RESET = 0 7940 // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U 7941 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 7942 // .. .. .. 7943 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U), 7944 // .. .. .. FINISH: DEASSERT RESET 7945 // .. .. .. START: CHECK PLL STATUS 7946 // .. .. .. ARM_PLL_LOCK = 1 7947 // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U 7948 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 7949 // .. .. .. 7950 EMIT_MASKPOLL(0XF800010C, 0x00000001U), 7951 // .. .. .. FINISH: CHECK PLL STATUS 7952 // .. .. .. START: REMOVE PLL BY PASS 7953 // .. .. .. PLL_BYPASS_FORCE = 0 7954 // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U 7955 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 7956 // .. .. .. 7957 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U), 7958 // .. .. .. FINISH: REMOVE PLL BY PASS 7959 // .. .. .. SRCSEL = 0x0 7960 // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U 7961 // .. .. .. ==> MASK : 0x00000030U VAL : 0x00000000U 7962 // .. .. .. DIVISOR = 0x2 7963 // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U 7964 // .. .. .. ==> MASK : 0x00003F00U VAL : 0x00000200U 7965 // .. .. .. CPU_6OR4XCLKACT = 0x1 7966 // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U 7967 // .. .. .. ==> MASK : 0x01000000U VAL : 0x01000000U 7968 // .. .. .. CPU_3OR2XCLKACT = 0x1 7969 // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U 7970 // .. .. .. ==> MASK : 0x02000000U VAL : 0x02000000U 7971 // .. .. .. CPU_2XCLKACT = 0x1 7972 // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U 7973 // .. .. .. ==> MASK : 0x04000000U VAL : 0x04000000U 7974 // .. .. .. CPU_1XCLKACT = 0x1 7975 // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U 7976 // .. .. .. ==> MASK : 0x08000000U VAL : 0x08000000U 7977 // .. .. .. CPU_PERI_CLKACT = 0x1 7978 // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U 7979 // .. .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 7980 // .. .. .. 7981 EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U), 7982 // .. .. FINISH: ARM PLL INIT 7983 // .. .. START: DDR PLL INIT 7984 // .. .. PLL_RES = 0x2 7985 // .. .. ==> 0XF8000114[7:4] = 0x00000002U 7986 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U 7987 // .. .. PLL_CP = 0x2 7988 // .. .. ==> 0XF8000114[11:8] = 0x00000002U 7989 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 7990 // .. .. LOCK_CNT = 0x12c 7991 // .. .. ==> 0XF8000114[21:12] = 0x0000012CU 7992 // .. .. ==> MASK : 0x003FF000U VAL : 0x0012C000U 7993 // .. .. 7994 EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U), 7995 // .. .. .. START: UPDATE FB_DIV 7996 // .. .. .. PLL_FDIV = 0x20 7997 // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U 7998 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00020000U 7999 // .. .. .. 8000 EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U),
8001 // .. .. .. FINISH: UPDATE FB_DIV 8002 // .. .. .. START: BY PASS PLL 8003 // .. .. .. PLL_BYPASS_FORCE = 1 8004 // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U 8005 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 8006 // .. .. .. 8007 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U), 8008 // .. .. .. FINISH: BY PASS PLL 8009 // .. .. .. START: ASSERT RESET 8010 // .. .. .. PLL_RESET = 1 8011 // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U 8012 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 8013 // .. .. .. 8014 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U), 8015 // .. .. .. FINISH: ASSERT RESET 8016 // .. .. .. START: DEASSERT RESET 8017 // .. .. .. PLL_RESET = 0 8018 // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U 8019 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 8020 // .. .. .. 8021 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U), 8022 // .. .. .. FINISH: DEASSERT RESET 8023 // .. .. .. START: CHECK PLL STATUS 8024 // .. .. .. DDR_PLL_LOCK = 1 8025 // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U 8026 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 8027 // .. .. .. 8028 EMIT_MASKPOLL(0XF800010C, 0x00000002U), 8029 // .. .. .. FINISH: CHECK PLL STATUS 8030 // .. .. .. START: REMOVE PLL BY PASS 8031 // .. .. .. PLL_BYPASS_FORCE = 0 8032 // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U 8033 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 8034 // .. .. .. 8035 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U), 8036 // .. .. .. FINISH: REMOVE PLL BY PASS 8037 // .. .. .. DDR_3XCLKACT = 0x1 8038 // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U 8039 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 8040 // .. .. .. DDR_2XCLKACT = 0x1 8041 // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U 8042 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 8043 // .. .. .. DDR_3XCLK_DIVISOR = 0x2 8044 // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U 8045 // .. .. .. ==> MASK : 0x03F00000U VAL : 0x00200000U 8046 // .. .. .. DDR_2XCLK_DIVISOR = 0x3 8047 // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U 8048 // .. .. .. ==> MASK : 0xFC000000U VAL : 0x0C000000U 8049 // .. .. .. 8050 EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U), 8051 // .. .. FINISH: DDR PLL INIT 8052 // .. .. START: IO PLL INIT 8053 // .. .. PLL_RES = 0xc 8054 // .. .. ==> 0XF8000118[7:4] = 0x0000000CU 8055 // .. .. ==> MASK : 0x000000F0U VAL : 0x000000C0U 8056 // .. .. PLL_CP = 0x2 8057 // .. .. ==> 0XF8000118[11:8] = 0x00000002U 8058 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 8059 // .. .. LOCK_CNT = 0x145 8060 // .. .. ==> 0XF8000118[21:12] = 0x00000145U 8061 // .. .. ==> MASK : 0x003FF000U VAL : 0x00145000U 8062 // .. .. 8063 EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U), 8064 // .. .. .. START: UPDATE FB_DIV 8065 // .. .. .. PLL_FDIV = 0x1e 8066 // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU 8067 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x0001E000U 8068 // .. .. .. 8069 EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U), 8070 // .. .. .. FINISH: UPDATE FB_DIV 8071 // .. .. .. START: BY PASS PLL 8072 // .. .. .. PLL_BYPASS_FORCE = 1 8073 // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U 8074 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U 8075 // .. .. .. 8076 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U), 8077 // .. .. .. FINISH: BY PASS PLL 8078 // .. .. .. START: ASSERT RESET 8079 // .. .. .. PLL_RESET = 1 8080 // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U 8081 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 8082 // .. .. .. 8083 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U), 8084 // .. .. .. FINISH: ASSERT RESET 8085 // .. .. .. START: DEASSERT RESET 8086 // .. .. .. PLL_RESET = 0 8087 // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U 8088 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 8089 // .. .. .. 8090 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U), 8091 // .. .. .. FINISH: DEASSERT RESET 8092 // .. .. .. START: CHECK PLL STATUS 8093 // .. .. .. IO_PLL_LOCK = 1 8094 // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U 8095 // .. .. .. ==> MASK : 0x00000004U VAL : 0x00000004U 8096 // .. .. .. 8097 EMIT_MASKPOLL(0XF800010C, 0x00000004U), 8098 // .. .. .. FINISH: CHECK PLL STATUS 8099 // .. .. .. START: REMOVE PLL BY PASS 8100 // .. .. .. PLL_BYPASS_FORCE = 0 8101 // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U 8102 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 8103 // .. .. .. 8104 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U), 8105 // .. .. .. FINISH: REMOVE PLL BY PASS 8106 // .. .. FINISH: IO PLL INIT 8107 // .. FINISH: PLL SLCR REGISTERS 8108 // .. START: LOCK IT BACK 8109 // .. LOCK_KEY = 0X767B 8110 // .. ==> 0XF8000004[15:0] = 0x0000767BU 8111 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 8112 // .. 8113 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 8114 // .. FINISH: LOCK IT BACK 8115 // FINISH: top 8116 // 8117 EMIT_EXIT(), 8118 8119 // 8120}; 8121 8122unsigned long ps7_clock_init_data_1_0[] = { 8123 // START: top 8124 // .. START: SLCR SETTINGS 8125 // .. UNLOCK_KEY = 0XDF0D 8126 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 8127 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 8128 // .. 8129 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 8130 // .. FINISH: SLCR SETTINGS 8131 // .. START: CLOCK CONTROL SLCR REGISTERS 8132 // .. CLKACT = 0x1 8133 // .. ==> 0XF8000128[0:0] = 0x00000001U 8134 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8135 // .. DIVISOR0 = 0xf 8136 // .. ==> 0XF8000128[13:8] = 0x0000000FU 8137 // .. ==> MASK : 0x00003F00U VAL : 0x00000F00U 8138 // .. DIVISOR1 = 0x7 8139 // .. ==> 0XF8000128[25:20] = 0x00000007U 8140 // .. ==> MASK : 0x03F00000U VAL : 0x00700000U 8141 // .. 8142 EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00700F01U), 8143 // .. CLKACT = 0x1 8144 // .. ==> 0XF8000148[0:0] = 0x00000001U 8145 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8146 // .. SRCSEL = 0x0 8147 // .. ==> 0XF8000148[5:4] = 0x00000000U 8148 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8149 // .. DIVISOR = 0xa 8150 // .. ==> 0XF8000148[13:8] = 0x0000000AU 8151 // .. ==> MASK : 0x00003F00U VAL : 0x00000A00U 8152 // .. 8153 EMIT_MASKWRITE(0XF8000148, 0x00003F31U ,0x00000A01U), 8154 // .. CLKACT0 = 0x0 8155 // .. ==> 0XF8000154[0:0] = 0x00000000U 8156 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 8157 // .. CLKACT1 = 0x1 8158 // .. ==> 0XF8000154[1:1] = 0x00000001U 8159 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 8160 // .. SRCSEL = 0x0 8161 // .. ==> 0XF8000154[5:4] = 0x00000000U 8162 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8163 // .. DIVISOR = 0x14 8164 // .. ==> 0XF8000154[13:8] = 0x00000014U 8165 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U 8166 // .. 8167 EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U), 8168 // .. CLKACT0 = 0x1 8169 // .. ==> 0XF8000158[0:0] = 0x00000001U 8170 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8171 // .. CLKACT1 = 0x0 8172 // .. ==> 0XF8000158[1:1] = 0x00000000U 8173 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 8174 // .. SRCSEL = 0x0 8175 // .. ==> 0XF8000158[5:4] = 0x00000000U 8176 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8177 // .. DIVISOR = 0x6 8178 // .. ==> 0XF8000158[13:8] = 0x00000006U 8179 // .. ==> MASK : 0x00003F00U VAL : 0x00000600U 8180 // .. 8181 EMIT_MASKWRITE(0XF8000158, 0x00003F33U ,0x00000601U), 8182 // .. CLKACT0 = 0x1 8183 // .. ==> 0XF800015C[0:0] = 0x00000001U 8184 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 8185 // .. CLKACT1 = 0x0 8186 // .. ==> 0XF800015C[1:1] = 0x00000000U 8187 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 8188 // .. SRCSEL = 0x0 8189 // .. ==> 0XF800015C[5:4] = 0x00000000U 8190 // .. ==> MASK : 0x00000030U VAL : 0x00000000U 8191 // .. DIVISOR0 = 0x7 8192 // .. ==> 0XF800015C[13:8] = 0x00000007U 8193 // .. ==> MASK : 0x00003F00U VAL : 0x00000700U 8194 // .. DIVISOR1 = 0x6 8195 // .. ==> 0XF800015C[25:20] = 0x00000006U 8196 // .. ==> MASK : 0x03F00000U VAL : 0x00600000U 8197 // .. 8198 EMIT_MASKWRITE(0XF800015C, 0x03F03F33U ,0x00600701U), 8199 // .. CAN0_MUX = 0x0 8200 // .. ==> 0XF8000160[5:0] = 0x00000000U 8201 // .. ==> MASK : 0x0000003FU VAL : 0x00000000U 8202 // .. CAN0_REF_SEL = 0x0 8203 // .. ==> 0XF8000160[6:6] = 0x00000000U 8204 // .. ==> MASK : 0x00000040U VAL : 0x00000000U 8205 // .. CAN1_MUX = 0x0 8206 // .. ==> 0XF8000160[21:16] = 0x00000000U 8207 // .. ==> MASK : 0x003F0000U VAL : 0x00000000U 8208 // .. CAN1_REF_SEL = 0x0 8209 // .. ==> 0XF8000160[22:22] = 0x00000000U 8210 // .. ==> MASK : 0x00400000U VAL : 0x00000000U 8211 // .. 8212 EMIT_MASKWRITE(0XF8000160, 0x007F007FU ,0x00000000U), 8213 // .. .. START: TRACE CLOCK 8214 // .. .. FINISH: TRACE CLOCK 8215 // .. .. CLKACT = 0x1 8216 // .. .. ==> 0XF8000168[0:0] = 0x00000001U 8217 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 8218 // .. .. SRCSEL = 0x0 8219 // .. .. ==> 0XF8000168[5:4] = 0x00000000U 8220 // .. .. ==> MASK : 0x00000030U VAL : 0x00000000U 8221 // .. .. DIVISOR = 0x5 8222 // .. .. ==> 0XF8000168[13:8] = 0x00000005U 8223 // .. .. ==> MASK : 0x00003F00U VAL : 0x00000500U 8224 // .. .. 8225 EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U), 8226 // .. .. SRCSEL = 0x0 8227 // .. .. ==> 0XF8000170[5:4] = 0x00000000U 8228 // .. .. ==> MASK : 0x00000030U VAL : 0x00000000U 8229 // .. .. DIVISOR0 = 0x5 8230 // .. .. ==> 0XF8000170[13:8] = 0x00000005U 8231 // .. .. ==> MASK : 0x00003F00U VAL : 0x00000500U 8232 // .. .. DIVISOR1 = 0x4 8233 // .. .. ==> 0XF8000170[25:20] = 0x00000004U 8234 // .. .. ==> MASK : 0x03F00000U VAL : 0x00400000U 8235 // .. .. 8236 EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00400500U), 8237 // .. .. CLK_621_TRUE = 0x1 8238 // .. .. ==> 0XF80001C4[0:0] = 0x00000001U 8239 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 8240 // .. .. 8241 EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U), 8242 // .. .. DMA_CPU_2XCLKACT = 0x1 8243 // .. .. ==> 0XF800012C[0:0] = 0x00000001U 8244 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 8245 // .. .. USB0_CPU_1XCLKACT = 0x1 8246 // .. .. ==> 0XF800012C[2:2] = 0x00000001U 8247 // .. .. ==> MASK : 0x00000004U VAL : 0x00000004U 8248 // .. .. USB1_CPU_1XCLKACT = 0x1 8249 // .. .. ==> 0XF800012C[3:3] = 0x00000001U 8250 // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U 8251 // .. .. GEM0_CPU_1XCLKACT = 0x0 8252 // .. .. ==> 0XF800012C[6:6] = 0x00000000U 8253 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U 8254 // .. .. GEM1_CPU_1XCLKACT = 0x0 8255 // .. .. ==> 0XF800012C[7:7] = 0x00000000U 8256 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U 8257 // .. .. SDI0_CPU_1XCLKACT = 0x0 8258 // .. .. ==> 0XF800012C[10:10] = 0x00000000U 8259 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 8260 // .. .. SDI1_CPU_1XCLKACT = 0x0 8261 // .. .. ==> 0XF800012C[11:11] = 0x00000000U 8262 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 8263 // .. .. SPI0_CPU_1XCLKACT = 0x1 8264 // .. .. ==> 0XF800012C[14:14] = 0x00000001U 8265 // .. .. ==> MASK : 0x00004000U VAL : 0x00004000U 8266 // .. .. SPI1_CPU_1XCLKACT = 0x0 8267 // .. .. ==> 0XF800012C[15:15] = 0x00000000U 8268 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 8269 // .. .. CAN0_CPU_1XCLKACT = 0x1 8270 // .. .. ==> 0XF800012C[16:16] = 0x00000001U 8271 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U 8272 // .. .. CAN1_CPU_1XCLKACT = 0x0 8273 // .. .. ==> 0XF800012C[17:17] = 0x00000000U 8274 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 8275 // .. .. I2C0_CPU_1XCLKACT = 0x1 8276 // .. .. ==> 0XF800012C[18:18] = 0x00000001U 8277 // .. .. ==> MASK : 0x00040000U VAL : 0x00040000U 8278 // .. .. I2C1_CPU_1XCLKACT = 0x1 8279 // .. .. ==> 0XF800012C[19:19] = 0x00000001U 8280 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 8281 // .. .. UART0_CPU_1XCLKACT = 0x0 8282 // .. .. ==> 0XF800012C[20:20] = 0x00000000U 8283 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U 8284 // .. .. UART1_CPU_1XCLKACT = 0x1 8285 // .. .. ==> 0XF800012C[21:21] = 0x00000001U 8286 // .. .. ==> MASK : 0x00200000U VAL : 0x00200000U 8287 // .. .. GPIO_CPU_1XCLKACT = 0x1 8288 // .. .. ==> 0XF800012C[22:22] = 0x00000001U 8289 // .. .. ==> MASK : 0x00400000U VAL : 0x00400000U 8290 // .. .. LQSPI_CPU_1XCLKACT = 0x0 8291 // .. .. ==> 0XF800012C[23:23] = 0x00000000U 8292 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U 8293 // .. .. SMC_CPU_1XCLKACT = 0x1 8294 // .. .. ==> 0XF800012C[24:24] = 0x00000001U 8295 // .. .. ==> MASK : 0x01000000U VAL : 0x01000000U 8296 // .. .. 8297 EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x016D400DU), 8298 // .. .. SEL = 0x0 8299 // .. .. ==> 0XF8000304[0:0] = 0x00000000U 8300 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 8301 // .. .. 8302 EMIT_MASKWRITE(0XF8000304, 0x00000001U ,0x00000000U), 8303 // .. FINISH: CLOCK CONTROL SLCR REGISTERS 8304 // .. START: THIS SHOULD BE BLANK 8305 // .. FINISH: THIS SHOULD BE BLANK 8306 // .. START: LOCK IT BACK 8307 // .. LOCK_KEY = 0X767B 8308 // .. ==> 0XF8000004[15:0] = 0x0000767BU 8309 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 8310 // .. 8311 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 8312 // .. FINISH: LOCK IT BACK 8313 // FINISH: top 8314 // 8315 EMIT_EXIT(), 8316 8317 // 8318}; 8319 8320unsigned long ps7_ddr_init_data_1_0[] = { 8321 // START: top 8322 // .. START: DDR INITIALIZATION 8323 // .. .. START: LOCK DDR 8324 // .. .. reg_ddrc_soft_rstb = 0 8325 // .. .. ==> 0XF8006000[0:0] = 0x00000000U 8326 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 8327 // .. .. reg_ddrc_powerdown_en = 0x0 8328 // .. .. ==> 0XF8006000[1:1] = 0x00000000U 8329 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 8330 // .. .. reg_ddrc_data_bus_width = 0x0 8331 // .. .. ==> 0XF8006000[3:2] = 0x00000000U 8332 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U 8333 // .. .. reg_ddrc_burst8_refresh = 0x0 8334 // .. .. ==> 0XF8006000[6:4] = 0x00000000U 8335 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U 8336 // .. .. reg_ddrc_rdwr_idle_gap = 0x1 8337 // .. .. ==> 0XF8006000[13:7] = 0x00000001U 8338 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U 8339 // .. .. reg_ddrc_dis_rd_bypass = 0x0 8340 // .. .. ==> 0XF8006000[14:14] = 0x00000000U 8341 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U 8342 // .. .. reg_ddrc_dis_act_bypass = 0x0 8343 // .. .. ==> 0XF8006000[15:15] = 0x00000000U 8344 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 8345 // .. .. reg_ddrc_dis_auto_refresh = 0x0 8346 // .. .. ==> 0XF8006000[16:16] = 0x00000000U 8347 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 8348 // .. .. 8349 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U), 8350 // .. .. FINISH: LOCK DDR 8351 // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81 8352 // .. .. ==> 0XF8006004[11:0] = 0x00000081U 8353 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000081U 8354 // .. .. reg_ddrc_active_ranks = 0x1 8355 // .. .. ==> 0XF8006004[13:12] = 0x00000001U 8356 // .. .. ==> MASK : 0x00003000U VAL : 0x00001000U 8357 // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0 8358 // .. .. ==> 0XF8006004[18:14] = 0x00000000U 8359 // .. .. ==> MASK : 0x0007C000U VAL : 0x00000000U 8360 // .. .. reg_ddrc_wr_odt_block = 0x1 8361 // .. .. ==> 0XF8006004[20:19] = 0x00000001U 8362 // .. .. ==> MASK : 0x00180000U VAL : 0x00080000U 8363 // .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0 8364 // .. .. ==> 0XF8006004[21:21] = 0x00000000U 8365 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U 8366 // .. .. reg_ddrc_addrmap_cs_bit1 = 0x0 8367 // .. .. ==> 0XF8006004[26:22] = 0x00000000U 8368 // .. .. ==> MASK : 0x07C00000U VAL : 0x00000000U 8369 // .. .. reg_ddrc_addrmap_open_bank = 0x0 8370 // .. .. ==> 0XF8006004[27:27] = 0x00000000U 8371 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U 8372 // .. .. reg_ddrc_addrmap_4bank_ram = 0x0 8373 // .. .. ==> 0XF8006004[28:28] = 0x00000000U 8374 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U 8375 // .. .. 8376 EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU ,0x00081081U), 8377 // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf 8378 // .. .. ==> 0XF8006008[10:0] = 0x0000000FU 8379 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000000FU 8380 // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf 8381 // .. .. ==> 0XF8006008[21:11] = 0x0000000FU 8382 // .. .. ==> MASK : 0x003FF800U VAL : 0x00007800U 8383 // .. .. reg_ddrc_hpr_xact_run_length = 0xf 8384 // .. .. ==> 0XF8006008[25:22] = 0x0000000FU 8385 // .. .. ==> MASK : 0x03C00000U VAL : 0x03C00000U 8386 // .. .. 8387 EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU), 8388 // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1 8389 // .. .. ==> 0XF800600C[10:0] = 0x00000001U 8390 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U 8391 // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2 8392 // .. .. ==> 0XF800600C[21:11] = 0x00000002U 8393 // .. .. ==> MASK : 0x003FF800U VAL : 0x00001000U 8394 // .. .. reg_ddrc_lpr_xact_run_length = 0x8 8395 // .. .. ==> 0XF800600C[25:22] = 0x00000008U 8396 // .. .. ==> MASK : 0x03C00000U VAL : 0x02000000U 8397 // .. .. 8398 EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U), 8399 // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1 8400 // .. .. ==> 0XF8006010[10:0] = 0x00000001U 8401 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U 8402 // .. .. reg_ddrc_w_xact_run_length = 0x8 8403 // .. .. ==> 0XF8006010[14:11] = 0x00000008U 8404 // .. .. ==> MASK : 0x00007800U VAL : 0x00004000U 8405 // .. .. reg_ddrc_w_max_starve_x32 = 0x2 8406 // .. .. ==> 0XF8006010[25:15] = 0x00000002U 8407 // .. .. ==> MASK : 0x03FF8000U VAL : 0x00010000U 8408 // .. .. 8409 EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U), 8410 // .. .. reg_ddrc_t_rc = 0x1b 8411 // .. .. ==> 0XF8006014[5:0] = 0x0000001BU 8412 // .. .. ==> MASK : 0x0000003FU VAL : 0x0000001BU 8413 // .. .. reg_ddrc_t_rfc_min = 0x56 8414 // .. .. ==> 0XF8006014[13:6] = 0x00000056U 8415 // .. .. ==> MASK : 0x00003FC0U VAL : 0x00001580U 8416 // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10 8417 // .. .. ==> 0XF8006014[20:14] = 0x00000010U 8418 // .. .. ==> MASK : 0x001FC000U VAL : 0x00040000U 8419 // .. .. 8420 EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004159BU), 8421 // .. .. reg_ddrc_wr2pre = 0x12 8422 // .. .. ==> 0XF8006018[4:0] = 0x00000012U 8423 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000012U 8424 // .. .. reg_ddrc_powerdown_to_x32 = 0x6 8425 // .. .. ==> 0XF8006018[9:5] = 0x00000006U 8426 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000C0U 8427 // .. .. reg_ddrc_t_faw = 0xe 8428 // .. .. ==> 0XF8006018[15:10] = 0x0000000EU 8429 // .. .. ==> MASK : 0x0000FC00U VAL : 0x00003800U 8430 // .. .. reg_ddrc_t_ras_max = 0x24 8431 // .. .. ==> 0XF8006018[21:16] = 0x00000024U 8432 // .. .. ==> MASK : 0x003F0000U VAL : 0x00240000U 8433 // .. .. reg_ddrc_t_ras_min = 0x13 8434 // .. .. ==> 0XF8006018[26:22] = 0x00000013U 8435 // .. .. ==> MASK : 0x07C00000U VAL : 0x04C00000U 8436 // .. .. reg_ddrc_t_cke = 0x4 8437 // .. .. ==> 0XF8006018[31:28] = 0x00000004U 8438 // .. .. ==> MASK : 0xF0000000U VAL : 0x40000000U 8439 // .. .. 8440 EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x44E438D2U), 8441 // .. .. reg_ddrc_write_latency = 0x5 8442 // .. .. ==> 0XF800601C[4:0] = 0x00000005U 8443 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000005U 8444 // .. .. reg_ddrc_rd2wr = 0x7 8445 // .. .. ==> 0XF800601C[9:5] = 0x00000007U 8446 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000E0U 8447 // .. .. reg_ddrc_wr2rd = 0xe 8448 // .. .. ==> 0XF800601C[14:10] = 0x0000000EU 8449 // .. .. ==> MASK : 0x00007C00U VAL : 0x00003800U 8450 // .. .. reg_ddrc_t_xp = 0x4 8451 // .. .. ==> 0XF800601C[19:15] = 0x00000004U 8452 // .. .. ==> MASK : 0x000F8000U VAL : 0x00020000U 8453 // .. .. reg_ddrc_pad_pd = 0x0 8454 // .. .. ==> 0XF800601C[22:20] = 0x00000000U 8455 // .. .. ==> MASK : 0x00700000U VAL : 0x00000000U 8456 // .. .. reg_ddrc_rd2pre = 0x4 8457 // .. .. ==> 0XF800601C[27:23] = 0x00000004U 8458 // .. .. ==> MASK : 0x0F800000U VAL : 0x02000000U 8459 // .. .. reg_ddrc_t_rcd = 0x7 8460 // .. .. ==> 0XF800601C[31:28] = 0x00000007U 8461 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U 8462 // .. .. 8463 EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U), 8464 // .. .. reg_ddrc_t_ccd = 0x4 8465 // .. .. ==> 0XF8006020[4:2] = 0x00000004U 8466 // .. .. ==> MASK : 0x0000001CU VAL : 0x00000010U 8467 // .. .. reg_ddrc_t_rrd = 0x4 8468 // .. .. ==> 0XF8006020[7:5] = 0x00000004U 8469 // .. .. ==> MASK : 0x000000E0U VAL : 0x00000080U 8470 // .. .. reg_ddrc_refresh_margin = 0x2 8471 // .. .. ==> 0XF8006020[11:8] = 0x00000002U 8472 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U 8473 // .. .. reg_ddrc_t_rp = 0x7 8474 // .. .. ==> 0XF8006020[15:12] = 0x00000007U 8475 // .. .. ==> MASK : 0x0000F000U VAL : 0x00007000U 8476 // .. .. reg_ddrc_refresh_to_x32 = 0x8 8477 // .. .. ==> 0XF8006020[20:16] = 0x00000008U 8478 // .. .. ==> MASK : 0x001F0000U VAL : 0x00080000U 8479 // .. .. reg_ddrc_sdram = 0x1 8480 // .. .. ==> 0XF8006020[21:21] = 0x00000001U 8481 // .. .. ==> MASK : 0x00200000U VAL : 0x00200000U 8482 // .. .. reg_ddrc_mobile = 0x0 8483 // .. .. ==> 0XF8006020[22:22] = 0x00000000U 8484 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U 8485 // .. .. reg_ddrc_clock_stop_en = 0x0 8486 // .. .. ==> 0XF8006020[23:23] = 0x00000000U 8487 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U 8488 // .. .. reg_ddrc_read_latency = 0x7 8489 // .. .. ==> 0XF8006020[28:24] = 0x00000007U 8490 // .. .. ==> MASK : 0x1F000000U VAL : 0x07000000U 8491 // .. .. reg_phy_mode_ddr1_ddr2 = 0x1 8492 // .. .. ==> 0XF8006020[29:29] = 0x00000001U 8493 // .. .. ==> MASK : 0x20000000U VAL : 0x20000000U 8494 // .. .. reg_ddrc_dis_pad_pd = 0x0 8495 // .. .. ==> 0XF8006020[30:30] = 0x00000000U 8496 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U 8497 // .. .. reg_ddrc_loopback = 0x0 8498 // .. .. ==> 0XF8006020[31:31] = 0x00000000U 8499 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U 8500 // .. .. 8501 EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU ,0x27287290U), 8502 // .. .. reg_ddrc_en_2t_timing_mode = 0x0 8503 // .. .. ==> 0XF8006024[0:0] = 0x00000000U 8504 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 8505 // .. .. reg_ddrc_prefer_write = 0x0 8506 // .. .. ==> 0XF8006024[1:1] = 0x00000000U 8507 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 8508 // .. .. reg_ddrc_max_rank_rd = 0xf 8509 // .. .. ==> 0XF8006024[5:2] = 0x0000000FU 8510 // .. .. ==> MASK : 0x0000003CU VAL : 0x0000003CU 8511 // .. .. reg_ddrc_mr_wr = 0x0 8512 // .. .. ==> 0XF8006024[6:6] = 0x00000000U 8513 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U 8514 // .. .. reg_ddrc_mr_addr = 0x0 8515 // .. .. ==> 0XF8006024[8:7] = 0x00000000U 8516 // .. .. ==> MASK : 0x00000180U VAL : 0x00000000U 8517 // .. .. reg_ddrc_mr_data = 0x0 8518 // .. .. ==> 0XF8006024[24:9] = 0x00000000U 8519 // .. .. ==> MASK : 0x01FFFE00U VAL : 0x00000000U 8520 // .. .. ddrc_reg_mr_wr_busy = 0x0 8521 // .. .. ==> 0XF8006024[25:25] = 0x00000000U 8522 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 8523 // .. .. reg_ddrc_mr_type = 0x0 8524 // .. .. ==> 0XF8006024[26:26] = 0x00000000U 8525 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U 8526 // .. .. reg_ddrc_mr_rdata_valid = 0x0 8527 // .. .. ==> 0XF8006024[27:27] = 0x00000000U 8528 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U 8529 // .. .. 8530 EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU ,0x0000003CU), 8531 // .. .. reg_ddrc_final_wait_x32 = 0x7 8532 // .. .. ==> 0XF8006028[6:0] = 0x00000007U 8533 // .. .. ==> MASK : 0x0000007FU VAL : 0x00000007U 8534 // .. .. reg_ddrc_pre_ocd_x32 = 0x0 8535 // .. .. ==> 0XF8006028[10:7] = 0x00000000U 8536 // .. .. ==> MASK : 0x00000780U VAL : 0x00000000U 8537 // .. .. reg_ddrc_t_mrd = 0x4 8538 // .. .. ==> 0XF8006028[13:11] = 0x00000004U 8539 // .. .. ==> MASK : 0x00003800U VAL : 0x00002000U 8540 // .. .. 8541 EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U), 8542 // .. .. reg_ddrc_emr2 = 0x8 8543 // .. .. ==> 0XF800602C[15:0] = 0x00000008U 8544 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000008U 8545 // .. .. reg_ddrc_emr3 = 0x0 8546 // .. .. ==> 0XF800602C[31:16] = 0x00000000U 8547 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00000000U 8548 // .. .. 8549 EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U), 8550 // .. .. reg_ddrc_mr = 0x930 8551 // .. .. ==> 0XF8006030[15:0] = 0x00000930U 8552 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000930U 8553 // .. .. reg_ddrc_emr = 0x4 8554 // .. .. ==> 0XF8006030[31:16] = 0x00000004U 8555 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00040000U 8556 // .. .. 8557 EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U), 8558 // .. .. reg_ddrc_burst_rdwr = 0x4 8559 // .. .. ==> 0XF8006034[3:0] = 0x00000004U 8560 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000004U 8561 // .. .. reg_ddrc_pre_cke_x1024 = 0x16d 8562 // .. .. ==> 0XF8006034[13:4] = 0x0000016DU 8563 // .. .. ==> MASK : 0x00003FF0U VAL : 0x000016D0U 8564 // .. .. reg_ddrc_post_cke_x1024 = 0x1 8565 // .. .. ==> 0XF8006034[25:16] = 0x00000001U 8566 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00010000U 8567 // .. .. reg_ddrc_burstchop = 0x0 8568 // .. .. ==> 0XF8006034[28:28] = 0x00000000U 8569 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U 8570 // .. .. 8571 EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x000116D4U), 8572 // .. .. reg_ddrc_force_low_pri_n = 0x0 8573 // .. .. ==> 0XF8006038[0:0] = 0x00000000U 8574 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 8575 // .. .. reg_ddrc_dis_dq = 0x0 8576 // .. .. ==> 0XF8006038[1:1] = 0x00000000U 8577 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 8578 // .. .. reg_phy_debug_mode = 0x0 8579 // .. .. ==> 0XF8006038[6:6] = 0x00000000U 8580 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U 8581 // .. .. reg_phy_wr_level_start = 0x0 8582 // .. .. ==> 0XF8006038[7:7] = 0x00000000U 8583 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U 8584 // .. .. reg_phy_rd_level_start = 0x0 8585 // .. .. ==> 0XF8006038[8:8] = 0x00000000U 8586 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 8587 // .. .. reg_phy_dq0_wait_t = 0x0 8588 // .. .. ==> 0XF8006038[12:9] = 0x00000000U 8589 // .. .. ==> MASK : 0x00001E00U VAL : 0x00000000U 8590 // .. .. 8591 EMIT_MASKWRITE(0XF8006038, 0x00001FC3U ,0x00000000U), 8592 // .. .. reg_ddrc_addrmap_bank_b0 = 0x7 8593 // .. .. ==> 0XF800603C[3:0] = 0x00000007U 8594 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000007U 8595 // .. .. reg_ddrc_addrmap_bank_b1 = 0x7 8596 // .. .. ==> 0XF800603C[7:4] = 0x00000007U 8597 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000070U 8598 // .. .. reg_ddrc_addrmap_bank_b2 = 0x7 8599 // .. .. ==> 0XF800603C[11:8] = 0x00000007U 8600 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000700U 8601 // .. .. reg_ddrc_addrmap_col_b5 = 0x0 8602 // .. .. ==> 0XF800603C[15:12] = 0x00000000U 8603 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U 8604 // .. .. reg_ddrc_addrmap_col_b6 = 0x0 8605 // .. .. ==> 0XF800603C[19:16] = 0x00000000U 8606 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U 8607 // .. .. 8608 EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U), 8609 // .. .. reg_ddrc_addrmap_col_b2 = 0x0 8610 // .. .. ==> 0XF8006040[3:0] = 0x00000000U 8611 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 8612 // .. .. reg_ddrc_addrmap_col_b3 = 0x0 8613 // .. .. ==> 0XF8006040[7:4] = 0x00000000U 8614 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 8615 // .. .. reg_ddrc_addrmap_col_b4 = 0x0 8616 // .. .. ==> 0XF8006040[11:8] = 0x00000000U 8617 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U 8618 // .. .. reg_ddrc_addrmap_col_b7 = 0x0 8619 // .. .. ==> 0XF8006040[15:12] = 0x00000000U 8620 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U 8621 // .. .. reg_ddrc_addrmap_col_b8 = 0x0 8622 // .. .. ==> 0XF8006040[19:16] = 0x00000000U 8623 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U 8624 // .. .. reg_ddrc_addrmap_col_b9 = 0xf 8625 // .. .. ==> 0XF8006040[23:20] = 0x0000000FU 8626 // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U 8627 // .. .. reg_ddrc_addrmap_col_b10 = 0xf 8628 // .. .. ==> 0XF8006040[27:24] = 0x0000000FU 8629 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U 8630 // .. .. reg_ddrc_addrmap_col_b11 = 0xf 8631 // .. .. ==> 0XF8006040[31:28] = 0x0000000FU 8632 // .. .. ==> MASK : 0xF0000000U VAL : 0xF0000000U 8633 // .. .. 8634 EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U), 8635 // .. .. reg_ddrc_addrmap_row_b0 = 0x6 8636 // .. .. ==> 0XF8006044[3:0] = 0x00000006U 8637 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000006U 8638 // .. .. reg_ddrc_addrmap_row_b1 = 0x6 8639 // .. .. ==> 0XF8006044[7:4] = 0x00000006U 8640 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000060U 8641 // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6 8642 // .. .. ==> 0XF8006044[11:8] = 0x00000006U 8643 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000600U 8644 // .. .. reg_ddrc_addrmap_row_b12 = 0x6 8645 // .. .. ==> 0XF8006044[15:12] = 0x00000006U 8646 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U 8647 // .. .. reg_ddrc_addrmap_row_b13 = 0x6 8648 // .. .. ==> 0XF8006044[19:16] = 0x00000006U 8649 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U 8650 // .. .. reg_ddrc_addrmap_row_b14 = 0x6 8651 // .. .. ==> 0XF8006044[23:20] = 0x00000006U 8652 // .. .. ==> MASK : 0x00F00000U VAL : 0x00600000U 8653 // .. .. reg_ddrc_addrmap_row_b15 = 0xf 8654 // .. .. ==> 0XF8006044[27:24] = 0x0000000FU 8655 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U 8656 // .. .. 8657 EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U), 8658 // .. .. reg_ddrc_rank0_rd_odt = 0x0 8659 // .. .. ==> 0XF8006048[2:0] = 0x00000000U 8660 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U 8661 // .. .. reg_ddrc_rank0_wr_odt = 0x1 8662 // .. .. ==> 0XF8006048[5:3] = 0x00000001U 8663 // .. .. ==> MASK : 0x00000038U VAL : 0x00000008U 8664 // .. .. reg_ddrc_rank1_rd_odt = 0x1 8665 // .. .. ==> 0XF8006048[8:6] = 0x00000001U 8666 // .. .. ==> MASK : 0x000001C0U VAL : 0x00000040U 8667 // .. .. reg_ddrc_rank1_wr_odt = 0x1 8668 // .. .. ==> 0XF8006048[11:9] = 0x00000001U 8669 // .. .. ==> MASK : 0x00000E00U VAL : 0x00000200U 8670 // .. .. reg_phy_rd_local_odt = 0x0 8671 // .. .. ==> 0XF8006048[13:12] = 0x00000000U 8672 // .. .. ==> MASK : 0x00003000U VAL : 0x00000000U 8673 // .. .. reg_phy_wr_local_odt = 0x3 8674 // .. .. ==> 0XF8006048[15:14] = 0x00000003U 8675 // .. .. ==> MASK : 0x0000C000U VAL : 0x0000C000U 8676 // .. .. reg_phy_idle_local_odt = 0x3 8677 // .. .. ==> 0XF8006048[17:16] = 0x00000003U 8678 // .. .. ==> MASK : 0x00030000U VAL : 0x00030000U 8679 // .. .. reg_ddrc_rank2_rd_odt = 0x0 8680 // .. .. ==> 0XF8006048[20:18] = 0x00000000U 8681 // .. .. ==> MASK : 0x001C0000U VAL : 0x00000000U 8682 // .. .. reg_ddrc_rank2_wr_odt = 0x0 8683 // .. .. ==> 0XF8006048[23:21] = 0x00000000U 8684 // .. .. ==> MASK : 0x00E00000U VAL : 0x00000000U 8685 // .. .. reg_ddrc_rank3_rd_odt = 0x0 8686 // .. .. ==> 0XF8006048[26:24] = 0x00000000U 8687 // .. .. ==> MASK : 0x07000000U VAL : 0x00000000U 8688 // .. .. reg_ddrc_rank3_wr_odt = 0x0 8689 // .. .. ==> 0XF8006048[29:27] = 0x00000000U 8690 // .. .. ==> MASK : 0x38000000U VAL : 0x00000000U 8691 // .. .. 8692 EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU ,0x0003C248U), 8693 // .. .. reg_phy_rd_cmd_to_data = 0x0 8694 // .. .. ==> 0XF8006050[3:0] = 0x00000000U 8695 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 8696 // .. .. reg_phy_wr_cmd_to_data = 0x0 8697 // .. .. ==> 0XF8006050[7:4] = 0x00000000U 8698 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 8699 // .. .. reg_phy_rdc_we_to_re_delay = 0x8 8700 // .. .. ==> 0XF8006050[11:8] = 0x00000008U 8701 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000800U 8702 // .. .. reg_phy_rdc_fifo_rst_disable = 0x0 8703 // .. .. ==> 0XF8006050[15:15] = 0x00000000U 8704 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 8705 // .. .. reg_phy_use_fixed_re = 0x1 8706 // .. .. ==> 0XF8006050[16:16] = 0x00000001U 8707 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U 8708 // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0 8709 // .. .. ==> 0XF8006050[17:17] = 0x00000000U 8710 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 8711 // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0 8712 // .. .. ==> 0XF8006050[18:18] = 0x00000000U 8713 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 8714 // .. .. reg_phy_clk_stall_level = 0x0 8715 // .. .. ==> 0XF8006050[19:19] = 0x00000000U 8716 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 8717 // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7 8718 // .. .. ==> 0XF8006050[27:24] = 0x00000007U 8719 // .. .. ==> MASK : 0x0F000000U VAL : 0x07000000U 8720 // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7 8721 // .. .. ==> 0XF8006050[31:28] = 0x00000007U 8722 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U 8723 // .. .. 8724 EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U), 8725 // .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1 8726 // .. .. ==> 0XF8006058[7:0] = 0x00000001U 8727 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000001U 8728 // .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1 8729 // .. .. ==> 0XF8006058[15:8] = 0x00000001U 8730 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000100U 8731 // .. .. reg_ddrc_dis_dll_calib = 0x0 8732 // .. .. ==> 0XF8006058[16:16] = 0x00000000U 8733 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 8734 // .. .. 8735 EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU ,0x00000101U), 8736 // .. .. reg_ddrc_rd_odt_delay = 0x3 8737 // .. .. ==> 0XF800605C[3:0] = 0x00000003U 8738 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000003U 8739 // .. .. reg_ddrc_wr_odt_delay = 0x0 8740 // .. .. ==> 0XF800605C[7:4] = 0x00000000U 8741 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 8742 // .. .. reg_ddrc_rd_odt_hold = 0x0 8743 // .. .. ==> 0XF800605C[11:8] = 0x00000000U 8744 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U 8745 // .. .. reg_ddrc_wr_odt_hold = 0x5 8746 // .. .. ==> 0XF800605C[15:12] = 0x00000005U 8747 // .. .. ==> MASK : 0x0000F000U VAL : 0x00005000U 8748 // .. .. 8749 EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U), 8750 // .. .. reg_ddrc_pageclose = 0x0 8751 // .. .. ==> 0XF8006060[0:0] = 0x00000000U 8752 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 8753 // .. .. reg_ddrc_lpr_num_entries = 0x1f 8754 // .. .. ==> 0XF8006060[6:1] = 0x0000001FU 8755 // .. .. ==> MASK : 0x0000007EU VAL : 0x0000003EU 8756 // .. .. reg_ddrc_auto_pre_en = 0x0 8757 // .. .. ==> 0XF8006060[7:7] = 0x00000000U 8758 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U 8759 // .. .. reg_ddrc_refresh_update_level = 0x0 8760 // .. .. ==> 0XF8006060[8:8] = 0x00000000U 8761 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 8762 // .. .. reg_ddrc_dis_wc = 0x0 8763 // .. .. ==> 0XF8006060[9:9] = 0x00000000U 8764 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U 8765 // .. .. reg_ddrc_dis_collision_page_opt = 0x0 8766 // .. .. ==> 0XF8006060[10:10] = 0x00000000U 8767 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 8768 // .. .. reg_ddrc_selfref_en = 0x0 8769 // .. .. ==> 0XF8006060[12:12] = 0x00000000U 8770 // .. .. ==> MASK : 0x00001000U VAL : 0x00000000U 8771 // .. .. 8772 EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU), 8773 // .. .. reg_ddrc_go2critical_hysteresis = 0x0 8774 // .. .. ==> 0XF8006064[12:5] = 0x00000000U 8775 // .. .. ==> MASK : 0x00001FE0U VAL : 0x00000000U 8776 // .. .. reg_arb_go2critical_en = 0x1 8777 // .. .. ==> 0XF8006064[17:17] = 0x00000001U 8778 // .. .. ==> MASK : 0x00020000U VAL : 0x00020000U 8779 // .. .. 8780 EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U), 8781 // .. .. reg_ddrc_wrlvl_ww = 0x41 8782 // .. .. ==> 0XF8006068[7:0] = 0x00000041U 8783 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000041U 8784 // .. .. reg_ddrc_rdlvl_rr = 0x41 8785 // .. .. ==> 0XF8006068[15:8] = 0x00000041U 8786 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00004100U 8787 // .. .. reg_ddrc_dfi_t_wlmrd = 0x28 8788 // .. .. ==> 0XF8006068[25:16] = 0x00000028U 8789 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00280000U 8790 // .. .. 8791 EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U), 8792 // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10 8793 // .. .. ==> 0XF800606C[7:0] = 0x00000010U 8794 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000010U 8795 // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16 8796 // .. .. ==> 0XF800606C[15:8] = 0x00000016U 8797 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00001600U 8798 // .. .. 8799 EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U), 8800 // .. .. refresh_timer0_start_value_x32 = 0x0 8801 // .. .. ==> 0XF80060A0[11:0] = 0x00000000U 8802 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000000U 8803 // .. .. refresh_timer1_start_value_x32 = 0x8 8804 // .. .. ==> 0XF80060A0[23:12] = 0x00000008U 8805 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00008000U 8806 // .. .. 8807 EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU ,0x00008000U), 8808 // .. .. reg_ddrc_dis_auto_zq = 0x0 8809 // .. .. ==> 0XF80060A4[0:0] = 0x00000000U 8810 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 8811 // .. .. reg_ddrc_ddr3 = 0x1 8812 // .. .. ==> 0XF80060A4[1:1] = 0x00000001U 8813 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 8814 // .. .. reg_ddrc_t_mod = 0x200 8815 // .. .. ==> 0XF80060A4[11:2] = 0x00000200U 8816 // .. .. ==> MASK : 0x00000FFCU VAL : 0x00000800U 8817 // .. .. reg_ddrc_t_zq_long_nop = 0x200 8818 // .. .. ==> 0XF80060A4[21:12] = 0x00000200U 8819 // .. .. ==> MASK : 0x003FF000U VAL : 0x00200000U 8820 // .. .. reg_ddrc_t_zq_short_nop = 0x40 8821 // .. .. ==> 0XF80060A4[31:22] = 0x00000040U 8822 // .. .. ==> MASK : 0xFFC00000U VAL : 0x10000000U 8823 // .. .. 8824 EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U), 8825 // .. .. t_zq_short_interval_x1024 = 0xcb73 8826 // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U 8827 // .. .. ==> MASK : 0x000FFFFFU VAL : 0x0000CB73U 8828 // .. .. dram_rstn_x1024 = 0x69 8829 // .. .. ==> 0XF80060A8[27:20] = 0x00000069U 8830 // .. .. ==> MASK : 0x0FF00000U VAL : 0x06900000U 8831 // .. .. 8832 EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U), 8833 // .. .. deeppowerdown_en = 0x0 8834 // .. .. ==> 0XF80060AC[0:0] = 0x00000000U 8835 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 8836 // .. .. deeppowerdown_to_x1024 = 0xff 8837 // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU 8838 // .. .. ==> MASK : 0x000001FEU VAL : 0x000001FEU 8839 // .. .. 8840 EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU), 8841 // .. .. dfi_wrlvl_max_x1024 = 0xfff 8842 // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU 8843 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000FFFU 8844 // .. .. dfi_rdlvl_max_x1024 = 0xfff 8845 // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU 8846 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00FFF000U 8847 // .. .. ddrc_reg_twrlvl_max_error = 0x0 8848 // .. .. ==> 0XF80060B0[24:24] = 0x00000000U 8849 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U 8850 // .. .. ddrc_reg_trdlvl_max_error = 0x0 8851 // .. .. ==> 0XF80060B0[25:25] = 0x00000000U 8852 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 8853 // .. .. reg_ddrc_dfi_wr_level_en = 0x1 8854 // .. .. ==> 0XF80060B0[26:26] = 0x00000001U 8855 // .. .. ==> MASK : 0x04000000U VAL : 0x04000000U 8856 // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1 8857 // .. .. ==> 0XF80060B0[27:27] = 0x00000001U 8858 // .. .. ==> MASK : 0x08000000U VAL : 0x08000000U 8859 // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1 8860 // .. .. ==> 0XF80060B0[28:28] = 0x00000001U 8861 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 8862 // .. .. 8863 EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU), 8864 // .. .. reg_ddrc_2t_delay = 0x0 8865 // .. .. ==> 0XF80060B4[8:0] = 0x00000000U 8866 // .. .. ==> MASK : 0x000001FFU VAL : 0x00000000U 8867 // .. .. reg_ddrc_skip_ocd = 0x1 8868 // .. .. ==> 0XF80060B4[9:9] = 0x00000001U 8869 // .. .. ==> MASK : 0x00000200U VAL : 0x00000200U 8870 // .. .. reg_ddrc_dis_pre_bypass = 0x0 8871 // .. .. ==> 0XF80060B4[10:10] = 0x00000000U 8872 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 8873 // .. .. 8874 EMIT_MASKWRITE(0XF80060B4, 0x000007FFU ,0x00000200U), 8875 // .. .. reg_ddrc_dfi_t_rddata_en = 0x6 8876 // .. .. ==> 0XF80060B8[4:0] = 0x00000006U 8877 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000006U 8878 // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3 8879 // .. .. ==> 0XF80060B8[14:5] = 0x00000003U 8880 // .. .. ==> MASK : 0x00007FE0U VAL : 0x00000060U 8881 // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40 8882 // .. .. ==> 0XF80060B8[24:15] = 0x00000040U 8883 // .. .. ==> MASK : 0x01FF8000U VAL : 0x00200000U 8884 // .. .. 8885 EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U), 8886 // .. .. START: RESET ECC ERROR 8887 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1 8888 // .. .. ==> 0XF80060C4[0:0] = 0x00000001U 8889 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 8890 // .. .. Clear_Correctable_DRAM_ECC_error = 1 8891 // .. .. ==> 0XF80060C4[1:1] = 0x00000001U 8892 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 8893 // .. .. 8894 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U), 8895 // .. .. FINISH: RESET ECC ERROR 8896 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0 8897 // .. .. ==> 0XF80060C4[0:0] = 0x00000000U 8898 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 8899 // .. .. Clear_Correctable_DRAM_ECC_error = 0x0 8900 // .. .. ==> 0XF80060C4[1:1] = 0x00000000U 8901 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 8902 // .. .. 8903 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U), 8904 // .. .. CORR_ECC_LOG_VALID = 0x0 8905 // .. .. ==> 0XF80060C8[0:0] = 0x00000000U 8906 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 8907 // .. .. ECC_CORRECTED_BIT_NUM = 0x0 8908 // .. .. ==> 0XF80060C8[7:1] = 0x00000000U 8909 // .. .. ==> MASK : 0x000000FEU VAL : 0x00000000U 8910 // .. .. 8911 EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U), 8912 // .. .. UNCORR_ECC_LOG_VALID = 0x0 8913 // .. .. ==> 0XF80060DC[0:0] = 0x00000000U 8914 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 8915 // .. .. 8916 EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U), 8917 // .. .. STAT_NUM_CORR_ERR = 0x0 8918 // .. .. ==> 0XF80060F0[15:8] = 0x00000000U 8919 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000000U 8920 // .. .. STAT_NUM_UNCORR_ERR = 0x0 8921 // .. .. ==> 0XF80060F0[7:0] = 0x00000000U 8922 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000000U 8923 // .. .. 8924 EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U), 8925 // .. .. reg_ddrc_ecc_mode = 0x0 8926 // .. .. ==> 0XF80060F4[2:0] = 0x00000000U 8927 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U 8928 // .. .. reg_ddrc_dis_scrub = 0x1 8929 // .. .. ==> 0XF80060F4[3:3] = 0x00000001U 8930 // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U 8931 // .. .. 8932 EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U), 8933 // .. .. reg_phy_dif_on = 0x0 8934 // .. .. ==> 0XF8006114[3:0] = 0x00000000U 8935 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U 8936 // .. .. reg_phy_dif_off = 0x0 8937 // .. .. ==> 0XF8006114[7:4] = 0x00000000U 8938 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U 8939 // .. .. 8940 EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U), 8941 // .. .. reg_phy_data_slice_in_use = 0x1 8942 // .. .. ==> 0XF8006118[0:0] = 0x00000001U 8943 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 8944 // .. .. reg_phy_rdlvl_inc_mode = 0x0 8945 // .. .. ==> 0XF8006118[1:1] = 0x00000000U 8946 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 8947 // .. .. reg_phy_gatelvl_inc_mode = 0x0 8948 // .. .. ==> 0XF8006118[2:2] = 0x00000000U 8949 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 8950 // .. .. reg_phy_wrlvl_inc_mode = 0x0 8951 // .. .. ==> 0XF8006118[3:3] = 0x00000000U 8952 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 8953 // .. .. reg_phy_board_lpbk_tx = 0x0 8954 // .. .. ==> 0XF8006118[4:4] = 0x00000000U 8955 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 8956 // .. .. reg_phy_board_lpbk_rx = 0x0 8957 // .. .. ==> 0XF8006118[5:5] = 0x00000000U 8958 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 8959 // .. .. reg_phy_bist_shift_dq = 0x0 8960 // .. .. ==> 0XF8006118[14:6] = 0x00000000U 8961 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 8962 // .. .. reg_phy_bist_err_clr = 0x0 8963 // .. .. ==> 0XF8006118[23:15] = 0x00000000U 8964 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 8965 // .. .. reg_phy_dq_offset = 0x40 8966 // .. .. ==> 0XF8006118[30:24] = 0x00000040U 8967 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 8968 // .. .. 8969 EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU ,0x40000001U), 8970 // .. .. reg_phy_data_slice_in_use = 0x1 8971 // .. .. ==> 0XF800611C[0:0] = 0x00000001U 8972 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 8973 // .. .. reg_phy_rdlvl_inc_mode = 0x0 8974 // .. .. ==> 0XF800611C[1:1] = 0x00000000U 8975 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 8976 // .. .. reg_phy_gatelvl_inc_mode = 0x0 8977 // .. .. ==> 0XF800611C[2:2] = 0x00000000U 8978 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 8979 // .. .. reg_phy_wrlvl_inc_mode = 0x0 8980 // .. .. ==> 0XF800611C[3:3] = 0x00000000U 8981 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 8982 // .. .. reg_phy_board_lpbk_tx = 0x0 8983 // .. .. ==> 0XF800611C[4:4] = 0x00000000U 8984 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 8985 // .. .. reg_phy_board_lpbk_rx = 0x0 8986 // .. .. ==> 0XF800611C[5:5] = 0x00000000U 8987 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 8988 // .. .. reg_phy_bist_shift_dq = 0x0 8989 // .. .. ==> 0XF800611C[14:6] = 0x00000000U 8990 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 8991 // .. .. reg_phy_bist_err_clr = 0x0 8992 // .. .. ==> 0XF800611C[23:15] = 0x00000000U 8993 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 8994 // .. .. reg_phy_dq_offset = 0x40 8995 // .. .. ==> 0XF800611C[30:24] = 0x00000040U 8996 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 8997 // .. .. 8998 EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU ,0x40000001U), 8999 // .. .. reg_phy_data_slice_in_use = 0x1 9000 // .. .. ==> 0XF8006120[0:0] = 0x00000001U
9001 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 9002 // .. .. reg_phy_rdlvl_inc_mode = 0x0 9003 // .. .. ==> 0XF8006120[1:1] = 0x00000000U 9004 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9005 // .. .. reg_phy_gatelvl_inc_mode = 0x0 9006 // .. .. ==> 0XF8006120[2:2] = 0x00000000U 9007 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 9008 // .. .. reg_phy_wrlvl_inc_mode = 0x0 9009 // .. .. ==> 0XF8006120[3:3] = 0x00000000U 9010 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 9011 // .. .. reg_phy_board_lpbk_tx = 0x0 9012 // .. .. ==> 0XF8006120[4:4] = 0x00000000U 9013 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 9014 // .. .. reg_phy_board_lpbk_rx = 0x0 9015 // .. .. ==> 0XF8006120[5:5] = 0x00000000U 9016 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 9017 // .. .. reg_phy_bist_shift_dq = 0x0 9018 // .. .. ==> 0XF8006120[14:6] = 0x00000000U 9019 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 9020 // .. .. reg_phy_bist_err_clr = 0x0 9021 // .. .. ==> 0XF8006120[23:15] = 0x00000000U 9022 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 9023 // .. .. reg_phy_dq_offset = 0x40 9024 // .. .. ==> 0XF8006120[30:24] = 0x00000040U 9025 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 9026 // .. .. 9027 EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU ,0x40000001U), 9028 // .. .. reg_phy_data_slice_in_use = 0x1 9029 // .. .. ==> 0XF8006124[0:0] = 0x00000001U 9030 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 9031 // .. .. reg_phy_rdlvl_inc_mode = 0x0 9032 // .. .. ==> 0XF8006124[1:1] = 0x00000000U 9033 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9034 // .. .. reg_phy_gatelvl_inc_mode = 0x0 9035 // .. .. ==> 0XF8006124[2:2] = 0x00000000U 9036 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 9037 // .. .. reg_phy_wrlvl_inc_mode = 0x0 9038 // .. .. ==> 0XF8006124[3:3] = 0x00000000U 9039 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 9040 // .. .. reg_phy_board_lpbk_tx = 0x0 9041 // .. .. ==> 0XF8006124[4:4] = 0x00000000U 9042 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 9043 // .. .. reg_phy_board_lpbk_rx = 0x0 9044 // .. .. ==> 0XF8006124[5:5] = 0x00000000U 9045 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U 9046 // .. .. reg_phy_bist_shift_dq = 0x0 9047 // .. .. ==> 0XF8006124[14:6] = 0x00000000U 9048 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U 9049 // .. .. reg_phy_bist_err_clr = 0x0 9050 // .. .. ==> 0XF8006124[23:15] = 0x00000000U 9051 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U 9052 // .. .. reg_phy_dq_offset = 0x40 9053 // .. .. ==> 0XF8006124[30:24] = 0x00000040U 9054 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U 9055 // .. .. 9056 EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU ,0x40000001U), 9057 // .. .. reg_phy_wrlvl_init_ratio = 0x1b 9058 // .. .. ==> 0XF800612C[9:0] = 0x0000001BU 9059 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000001BU 9060 // .. .. reg_phy_gatelvl_init_ratio = 0xe7 9061 // .. .. ==> 0XF800612C[19:10] = 0x000000E7U 9062 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00039C00U 9063 // .. .. 9064 EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x00039C1BU), 9065 // .. .. reg_phy_wrlvl_init_ratio = 0x35 9066 // .. .. ==> 0XF8006130[9:0] = 0x00000035U 9067 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 9068 // .. .. reg_phy_gatelvl_init_ratio = 0xdf 9069 // .. .. ==> 0XF8006130[19:10] = 0x000000DFU 9070 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00037C00U 9071 // .. .. 9072 EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x00037C35U), 9073 // .. .. reg_phy_wrlvl_init_ratio = 0x2f 9074 // .. .. ==> 0XF8006134[9:0] = 0x0000002FU 9075 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000002FU 9076 // .. .. reg_phy_gatelvl_init_ratio = 0xe5 9077 // .. .. ==> 0XF8006134[19:10] = 0x000000E5U 9078 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00039400U 9079 // .. .. 9080 EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0003942FU), 9081 // .. .. reg_phy_wrlvl_init_ratio = 0x1f 9082 // .. .. ==> 0XF8006138[9:0] = 0x0000001FU 9083 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000001FU 9084 // .. .. reg_phy_gatelvl_init_ratio = 0xe3 9085 // .. .. ==> 0XF8006138[19:10] = 0x000000E3U 9086 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00038C00U 9087 // .. .. 9088 EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x00038C1FU), 9089 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 9090 // .. .. ==> 0XF8006140[9:0] = 0x00000035U 9091 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 9092 // .. .. reg_phy_rd_dqs_slave_force = 0x0 9093 // .. .. ==> 0XF8006140[10:10] = 0x00000000U 9094 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9095 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 9096 // .. .. ==> 0XF8006140[19:11] = 0x00000000U 9097 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9098 // .. .. 9099 EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U), 9100 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 9101 // .. .. ==> 0XF8006144[9:0] = 0x00000035U 9102 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 9103 // .. .. reg_phy_rd_dqs_slave_force = 0x0 9104 // .. .. ==> 0XF8006144[10:10] = 0x00000000U 9105 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9106 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 9107 // .. .. ==> 0XF8006144[19:11] = 0x00000000U 9108 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9109 // .. .. 9110 EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U), 9111 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 9112 // .. .. ==> 0XF8006148[9:0] = 0x00000035U 9113 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 9114 // .. .. reg_phy_rd_dqs_slave_force = 0x0 9115 // .. .. ==> 0XF8006148[10:10] = 0x00000000U 9116 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9117 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 9118 // .. .. ==> 0XF8006148[19:11] = 0x00000000U 9119 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9120 // .. .. 9121 EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U), 9122 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35 9123 // .. .. ==> 0XF800614C[9:0] = 0x00000035U 9124 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U 9125 // .. .. reg_phy_rd_dqs_slave_force = 0x0 9126 // .. .. ==> 0XF800614C[10:10] = 0x00000000U 9127 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9128 // .. .. reg_phy_rd_dqs_slave_delay = 0x0 9129 // .. .. ==> 0XF800614C[19:11] = 0x00000000U 9130 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9131 // .. .. 9132 EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U), 9133 // .. .. reg_phy_wr_dqs_slave_ratio = 0x9b 9134 // .. .. ==> 0XF8006154[9:0] = 0x0000009BU 9135 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000009BU 9136 // .. .. reg_phy_wr_dqs_slave_force = 0x0 9137 // .. .. ==> 0XF8006154[10:10] = 0x00000000U 9138 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9139 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 9140 // .. .. ==> 0XF8006154[19:11] = 0x00000000U 9141 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9142 // .. .. 9143 EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x0000009BU), 9144 // .. .. reg_phy_wr_dqs_slave_ratio = 0xb5 9145 // .. .. ==> 0XF8006158[9:0] = 0x000000B5U 9146 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000B5U 9147 // .. .. reg_phy_wr_dqs_slave_force = 0x0 9148 // .. .. ==> 0XF8006158[10:10] = 0x00000000U 9149 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9150 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 9151 // .. .. ==> 0XF8006158[19:11] = 0x00000000U 9152 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9153 // .. .. 9154 EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x000000B5U), 9155 // .. .. reg_phy_wr_dqs_slave_ratio = 0xaf 9156 // .. .. ==> 0XF800615C[9:0] = 0x000000AFU 9157 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000AFU 9158 // .. .. reg_phy_wr_dqs_slave_force = 0x0 9159 // .. .. ==> 0XF800615C[10:10] = 0x00000000U 9160 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9161 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 9162 // .. .. ==> 0XF800615C[19:11] = 0x00000000U 9163 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9164 // .. .. 9165 EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x000000AFU), 9166 // .. .. reg_phy_wr_dqs_slave_ratio = 0x9f 9167 // .. .. ==> 0XF8006160[9:0] = 0x0000009FU 9168 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000009FU 9169 // .. .. reg_phy_wr_dqs_slave_force = 0x0 9170 // .. .. ==> 0XF8006160[10:10] = 0x00000000U 9171 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9172 // .. .. reg_phy_wr_dqs_slave_delay = 0x0 9173 // .. .. ==> 0XF8006160[19:11] = 0x00000000U 9174 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9175 // .. .. 9176 EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x0000009FU), 9177 // .. .. reg_phy_fifo_we_slave_ratio = 0x13c 9178 // .. .. ==> 0XF8006168[10:0] = 0x0000013CU 9179 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000013CU 9180 // .. .. reg_phy_fifo_we_in_force = 0x0 9181 // .. .. ==> 0XF8006168[11:11] = 0x00000000U 9182 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 9183 // .. .. reg_phy_fifo_we_in_delay = 0x0 9184 // .. .. ==> 0XF8006168[20:12] = 0x00000000U 9185 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 9186 // .. .. 9187 EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x0000013CU), 9188 // .. .. reg_phy_fifo_we_slave_ratio = 0x134 9189 // .. .. ==> 0XF800616C[10:0] = 0x00000134U 9190 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000134U 9191 // .. .. reg_phy_fifo_we_in_force = 0x0 9192 // .. .. ==> 0XF800616C[11:11] = 0x00000000U 9193 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 9194 // .. .. reg_phy_fifo_we_in_delay = 0x0 9195 // .. .. ==> 0XF800616C[20:12] = 0x00000000U 9196 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 9197 // .. .. 9198 EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x00000134U), 9199 // .. .. reg_phy_fifo_we_slave_ratio = 0x13a 9200 // .. .. ==> 0XF8006170[10:0] = 0x0000013AU 9201 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000013AU 9202 // .. .. reg_phy_fifo_we_in_force = 0x0 9203 // .. .. ==> 0XF8006170[11:11] = 0x00000000U 9204 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 9205 // .. .. reg_phy_fifo_we_in_delay = 0x0 9206 // .. .. ==> 0XF8006170[20:12] = 0x00000000U 9207 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 9208 // .. .. 9209 EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x0000013AU), 9210 // .. .. reg_phy_fifo_we_slave_ratio = 0x138 9211 // .. .. ==> 0XF8006174[10:0] = 0x00000138U 9212 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000138U 9213 // .. .. reg_phy_fifo_we_in_force = 0x0 9214 // .. .. ==> 0XF8006174[11:11] = 0x00000000U 9215 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U 9216 // .. .. reg_phy_fifo_we_in_delay = 0x0 9217 // .. .. ==> 0XF8006174[20:12] = 0x00000000U 9218 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U 9219 // .. .. 9220 EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x00000138U), 9221 // .. .. reg_phy_wr_data_slave_ratio = 0xdb 9222 // .. .. ==> 0XF800617C[9:0] = 0x000000DBU 9223 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000DBU 9224 // .. .. reg_phy_wr_data_slave_force = 0x0 9225 // .. .. ==> 0XF800617C[10:10] = 0x00000000U 9226 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9227 // .. .. reg_phy_wr_data_slave_delay = 0x0 9228 // .. .. ==> 0XF800617C[19:11] = 0x00000000U 9229 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9230 // .. .. 9231 EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000DBU), 9232 // .. .. reg_phy_wr_data_slave_ratio = 0xf5 9233 // .. .. ==> 0XF8006180[9:0] = 0x000000F5U 9234 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000F5U 9235 // .. .. reg_phy_wr_data_slave_force = 0x0 9236 // .. .. ==> 0XF8006180[10:10] = 0x00000000U 9237 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9238 // .. .. reg_phy_wr_data_slave_delay = 0x0 9239 // .. .. ==> 0XF8006180[19:11] = 0x00000000U 9240 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9241 // .. .. 9242 EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000F5U), 9243 // .. .. reg_phy_wr_data_slave_ratio = 0xef 9244 // .. .. ==> 0XF8006184[9:0] = 0x000000EFU 9245 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000EFU 9246 // .. .. reg_phy_wr_data_slave_force = 0x0 9247 // .. .. ==> 0XF8006184[10:10] = 0x00000000U 9248 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9249 // .. .. reg_phy_wr_data_slave_delay = 0x0 9250 // .. .. ==> 0XF8006184[19:11] = 0x00000000U 9251 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9252 // .. .. 9253 EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000EFU), 9254 // .. .. reg_phy_wr_data_slave_ratio = 0xdf 9255 // .. .. ==> 0XF8006188[9:0] = 0x000000DFU 9256 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000DFU 9257 // .. .. reg_phy_wr_data_slave_force = 0x0 9258 // .. .. ==> 0XF8006188[10:10] = 0x00000000U 9259 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U 9260 // .. .. reg_phy_wr_data_slave_delay = 0x0 9261 // .. .. ==> 0XF8006188[19:11] = 0x00000000U 9262 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U 9263 // .. .. 9264 EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000DFU), 9265 // .. .. reg_phy_loopback = 0x0 9266 // .. .. ==> 0XF8006190[0:0] = 0x00000000U 9267 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9268 // .. .. reg_phy_bl2 = 0x0 9269 // .. .. ==> 0XF8006190[1:1] = 0x00000000U 9270 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9271 // .. .. reg_phy_at_spd_atpg = 0x0 9272 // .. .. ==> 0XF8006190[2:2] = 0x00000000U 9273 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 9274 // .. .. reg_phy_bist_enable = 0x0 9275 // .. .. ==> 0XF8006190[3:3] = 0x00000000U 9276 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 9277 // .. .. reg_phy_bist_force_err = 0x0 9278 // .. .. ==> 0XF8006190[4:4] = 0x00000000U 9279 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 9280 // .. .. reg_phy_bist_mode = 0x0 9281 // .. .. ==> 0XF8006190[6:5] = 0x00000000U 9282 // .. .. ==> MASK : 0x00000060U VAL : 0x00000000U 9283 // .. .. reg_phy_invert_clkout = 0x1 9284 // .. .. ==> 0XF8006190[7:7] = 0x00000001U 9285 // .. .. ==> MASK : 0x00000080U VAL : 0x00000080U 9286 // .. .. reg_phy_all_dq_mpr_rd_resp = 0x0 9287 // .. .. ==> 0XF8006190[8:8] = 0x00000000U 9288 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U 9289 // .. .. reg_phy_sel_logic = 0x0 9290 // .. .. ==> 0XF8006190[9:9] = 0x00000000U 9291 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U 9292 // .. .. reg_phy_ctrl_slave_ratio = 0x100 9293 // .. .. ==> 0XF8006190[19:10] = 0x00000100U 9294 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00040000U 9295 // .. .. reg_phy_ctrl_slave_force = 0x0 9296 // .. .. ==> 0XF8006190[20:20] = 0x00000000U 9297 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U 9298 // .. .. reg_phy_ctrl_slave_delay = 0x0 9299 // .. .. ==> 0XF8006190[27:21] = 0x00000000U 9300 // .. .. ==> MASK : 0x0FE00000U VAL : 0x00000000U 9301 // .. .. reg_phy_use_rank0_delays = 0x1 9302 // .. .. ==> 0XF8006190[28:28] = 0x00000001U 9303 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U 9304 // .. .. reg_phy_lpddr = 0x0 9305 // .. .. ==> 0XF8006190[29:29] = 0x00000000U 9306 // .. .. ==> MASK : 0x20000000U VAL : 0x00000000U 9307 // .. .. reg_phy_cmd_latency = 0x0 9308 // .. .. ==> 0XF8006190[30:30] = 0x00000000U 9309 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U 9310 // .. .. reg_phy_int_lpbk = 0x0 9311 // .. .. ==> 0XF8006190[31:31] = 0x00000000U 9312 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U 9313 // .. .. 9314 EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU ,0x10040080U), 9315 // .. .. reg_phy_wr_rl_delay = 0x2 9316 // .. .. ==> 0XF8006194[4:0] = 0x00000002U 9317 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000002U 9318 // .. .. reg_phy_rd_rl_delay = 0x4 9319 // .. .. ==> 0XF8006194[9:5] = 0x00000004U 9320 // .. .. ==> MASK : 0x000003E0U VAL : 0x00000080U 9321 // .. .. reg_phy_dll_lock_diff = 0xf 9322 // .. .. ==> 0XF8006194[13:10] = 0x0000000FU 9323 // .. .. ==> MASK : 0x00003C00U VAL : 0x00003C00U 9324 // .. .. reg_phy_use_wr_level = 0x1 9325 // .. .. ==> 0XF8006194[14:14] = 0x00000001U 9326 // .. .. ==> MASK : 0x00004000U VAL : 0x00004000U 9327 // .. .. reg_phy_use_rd_dqs_gate_level = 0x1 9328 // .. .. ==> 0XF8006194[15:15] = 0x00000001U 9329 // .. .. ==> MASK : 0x00008000U VAL : 0x00008000U 9330 // .. .. reg_phy_use_rd_data_eye_level = 0x1 9331 // .. .. ==> 0XF8006194[16:16] = 0x00000001U 9332 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U 9333 // .. .. reg_phy_dis_calib_rst = 0x0 9334 // .. .. ==> 0XF8006194[17:17] = 0x00000000U 9335 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 9336 // .. .. reg_phy_ctrl_slave_delay = 0x0 9337 // .. .. ==> 0XF8006194[19:18] = 0x00000000U 9338 // .. .. ==> MASK : 0x000C0000U VAL : 0x00000000U 9339 // .. .. 9340 EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U), 9341 // .. .. reg_arb_page_addr_mask = 0x0 9342 // .. .. ==> 0XF8006204[31:0] = 0x00000000U 9343 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U 9344 // .. .. 9345 EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U), 9346 // .. .. reg_arb_pri_wr_portn = 0x3ff 9347 // .. .. ==> 0XF8006208[9:0] = 0x000003FFU 9348 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 9349 // .. .. reg_arb_disable_aging_wr_portn = 0x0 9350 // .. .. ==> 0XF8006208[16:16] = 0x00000000U 9351 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 9352 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 9353 // .. .. ==> 0XF8006208[17:17] = 0x00000000U 9354 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 9355 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 9356 // .. .. ==> 0XF8006208[18:18] = 0x00000000U 9357 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 9358 // .. .. reg_arb_dis_rmw_portn = 0x1 9359 // .. .. ==> 0XF8006208[19:19] = 0x00000001U 9360 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 9361 // .. .. 9362 EMIT_MASKWRITE(0XF8006208, 0x000F03FFU ,0x000803FFU), 9363 // .. .. reg_arb_pri_wr_portn = 0x3ff 9364 // .. .. ==> 0XF800620C[9:0] = 0x000003FFU 9365 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 9366 // .. .. reg_arb_disable_aging_wr_portn = 0x0 9367 // .. .. ==> 0XF800620C[16:16] = 0x00000000U 9368 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 9369 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 9370 // .. .. ==> 0XF800620C[17:17] = 0x00000000U 9371 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 9372 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 9373 // .. .. ==> 0XF800620C[18:18] = 0x00000000U 9374 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 9375 // .. .. reg_arb_dis_rmw_portn = 0x1 9376 // .. .. ==> 0XF800620C[19:19] = 0x00000001U 9377 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 9378 // .. .. 9379 EMIT_MASKWRITE(0XF800620C, 0x000F03FFU ,0x000803FFU), 9380 // .. .. reg_arb_pri_wr_portn = 0x3ff 9381 // .. .. ==> 0XF8006210[9:0] = 0x000003FFU 9382 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 9383 // .. .. reg_arb_disable_aging_wr_portn = 0x0 9384 // .. .. ==> 0XF8006210[16:16] = 0x00000000U 9385 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 9386 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 9387 // .. .. ==> 0XF8006210[17:17] = 0x00000000U 9388 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 9389 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 9390 // .. .. ==> 0XF8006210[18:18] = 0x00000000U 9391 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 9392 // .. .. reg_arb_dis_rmw_portn = 0x1 9393 // .. .. ==> 0XF8006210[19:19] = 0x00000001U 9394 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 9395 // .. .. 9396 EMIT_MASKWRITE(0XF8006210, 0x000F03FFU ,0x000803FFU), 9397 // .. .. reg_arb_pri_wr_portn = 0x3ff 9398 // .. .. ==> 0XF8006214[9:0] = 0x000003FFU 9399 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 9400 // .. .. reg_arb_disable_aging_wr_portn = 0x0 9401 // .. .. ==> 0XF8006214[16:16] = 0x00000000U 9402 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 9403 // .. .. reg_arb_disable_urgent_wr_portn = 0x0 9404 // .. .. ==> 0XF8006214[17:17] = 0x00000000U 9405 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 9406 // .. .. reg_arb_dis_page_match_wr_portn = 0x0 9407 // .. .. ==> 0XF8006214[18:18] = 0x00000000U 9408 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 9409 // .. .. reg_arb_dis_rmw_portn = 0x1 9410 // .. .. ==> 0XF8006214[19:19] = 0x00000001U 9411 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U 9412 // .. .. 9413 EMIT_MASKWRITE(0XF8006214, 0x000F03FFU ,0x000803FFU), 9414 // .. .. reg_arb_pri_rd_portn = 0x3ff 9415 // .. .. ==> 0XF8006218[9:0] = 0x000003FFU 9416 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 9417 // .. .. reg_arb_disable_aging_rd_portn = 0x0 9418 // .. .. ==> 0XF8006218[16:16] = 0x00000000U 9419 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 9420 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 9421 // .. .. ==> 0XF8006218[17:17] = 0x00000000U 9422 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 9423 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 9424 // .. .. ==> 0XF8006218[18:18] = 0x00000000U 9425 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 9426 // .. .. reg_arb_set_hpr_rd_portn = 0x0 9427 // .. .. ==> 0XF8006218[19:19] = 0x00000000U 9428 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 9429 // .. .. 9430 EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU), 9431 // .. .. reg_arb_pri_rd_portn = 0x3ff 9432 // .. .. ==> 0XF800621C[9:0] = 0x000003FFU 9433 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 9434 // .. .. reg_arb_disable_aging_rd_portn = 0x0 9435 // .. .. ==> 0XF800621C[16:16] = 0x00000000U 9436 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 9437 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 9438 // .. .. ==> 0XF800621C[17:17] = 0x00000000U 9439 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 9440 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 9441 // .. .. ==> 0XF800621C[18:18] = 0x00000000U 9442 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 9443 // .. .. reg_arb_set_hpr_rd_portn = 0x0 9444 // .. .. ==> 0XF800621C[19:19] = 0x00000000U 9445 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 9446 // .. .. 9447 EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU), 9448 // .. .. reg_arb_pri_rd_portn = 0x3ff 9449 // .. .. ==> 0XF8006220[9:0] = 0x000003FFU 9450 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 9451 // .. .. reg_arb_disable_aging_rd_portn = 0x0 9452 // .. .. ==> 0XF8006220[16:16] = 0x00000000U 9453 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 9454 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 9455 // .. .. ==> 0XF8006220[17:17] = 0x00000000U 9456 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 9457 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 9458 // .. .. ==> 0XF8006220[18:18] = 0x00000000U 9459 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 9460 // .. .. reg_arb_set_hpr_rd_portn = 0x0 9461 // .. .. ==> 0XF8006220[19:19] = 0x00000000U 9462 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 9463 // .. .. 9464 EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU), 9465 // .. .. reg_arb_pri_rd_portn = 0x3ff 9466 // .. .. ==> 0XF8006224[9:0] = 0x000003FFU 9467 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU 9468 // .. .. reg_arb_disable_aging_rd_portn = 0x0 9469 // .. .. ==> 0XF8006224[16:16] = 0x00000000U 9470 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 9471 // .. .. reg_arb_disable_urgent_rd_portn = 0x0 9472 // .. .. ==> 0XF8006224[17:17] = 0x00000000U 9473 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U 9474 // .. .. reg_arb_dis_page_match_rd_portn = 0x0 9475 // .. .. ==> 0XF8006224[18:18] = 0x00000000U 9476 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U 9477 // .. .. reg_arb_set_hpr_rd_portn = 0x0 9478 // .. .. ==> 0XF8006224[19:19] = 0x00000000U 9479 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U 9480 // .. .. 9481 EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU), 9482 // .. .. reg_ddrc_lpddr2 = 0x0 9483 // .. .. ==> 0XF80062A8[0:0] = 0x00000000U 9484 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9485 // .. .. reg_ddrc_per_bank_refresh = 0x0 9486 // .. .. ==> 0XF80062A8[1:1] = 0x00000000U 9487 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9488 // .. .. reg_ddrc_derate_enable = 0x0 9489 // .. .. ==> 0XF80062A8[2:2] = 0x00000000U 9490 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 9491 // .. .. reg_ddrc_mr4_margin = 0x0 9492 // .. .. ==> 0XF80062A8[11:4] = 0x00000000U 9493 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000000U 9494 // .. .. 9495 EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U ,0x00000000U), 9496 // .. .. reg_ddrc_mr4_read_interval = 0x0 9497 // .. .. ==> 0XF80062AC[31:0] = 0x00000000U 9498 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U 9499 // .. .. 9500 EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U), 9501 // .. .. reg_ddrc_min_stable_clock_x1 = 0x5 9502 // .. .. ==> 0XF80062B0[3:0] = 0x00000005U 9503 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000005U 9504 // .. .. reg_ddrc_idle_after_reset_x32 = 0x12 9505 // .. .. ==> 0XF80062B0[11:4] = 0x00000012U 9506 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000120U 9507 // .. .. reg_ddrc_t_mrw = 0x5 9508 // .. .. ==> 0XF80062B0[21:12] = 0x00000005U 9509 // .. .. ==> MASK : 0x003FF000U VAL : 0x00005000U 9510 // .. .. 9511 EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U), 9512 // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8 9513 // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U 9514 // .. .. ==> MASK : 0x000000FFU VAL : 0x000000A8U 9515 // .. .. reg_ddrc_dev_zqinit_x32 = 0x12 9516 // .. .. ==> 0XF80062B4[17:8] = 0x00000012U 9517 // .. .. ==> MASK : 0x0003FF00U VAL : 0x00001200U 9518 // .. .. 9519 EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U), 9520 // .. .. START: POLL ON DCI STATUS 9521 // .. .. DONE = 1 9522 // .. .. ==> 0XF8000B74[13:13] = 0x00000001U 9523 // .. .. ==> MASK : 0x00002000U VAL : 0x00002000U 9524 // .. .. 9525 EMIT_MASKPOLL(0XF8000B74, 0x00002000U), 9526 // .. .. FINISH: POLL ON DCI STATUS 9527 // .. .. START: UNLOCK DDR 9528 // .. .. reg_ddrc_soft_rstb = 0x1 9529 // .. .. ==> 0XF8006000[0:0] = 0x00000001U 9530 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 9531 // .. .. reg_ddrc_powerdown_en = 0x0 9532 // .. .. ==> 0XF8006000[1:1] = 0x00000000U 9533 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U 9534 // .. .. reg_ddrc_data_bus_width = 0x0 9535 // .. .. ==> 0XF8006000[3:2] = 0x00000000U 9536 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U 9537 // .. .. reg_ddrc_burst8_refresh = 0x0 9538 // .. .. ==> 0XF8006000[6:4] = 0x00000000U 9539 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U 9540 // .. .. reg_ddrc_rdwr_idle_gap = 1 9541 // .. .. ==> 0XF8006000[13:7] = 0x00000001U 9542 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U 9543 // .. .. reg_ddrc_dis_rd_bypass = 0x0 9544 // .. .. ==> 0XF8006000[14:14] = 0x00000000U 9545 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U 9546 // .. .. reg_ddrc_dis_act_bypass = 0x0 9547 // .. .. ==> 0XF8006000[15:15] = 0x00000000U 9548 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U 9549 // .. .. reg_ddrc_dis_auto_refresh = 0x0 9550 // .. .. ==> 0XF8006000[16:16] = 0x00000000U 9551 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U 9552 // .. .. 9553 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U), 9554 // .. .. FINISH: UNLOCK DDR 9555 // .. .. START: CHECK DDR STATUS 9556 // .. .. ddrc_reg_operating_mode = 1 9557 // .. .. ==> 0XF8006054[2:0] = 0x00000001U 9558 // .. .. ==> MASK : 0x00000007U VAL : 0x00000001U 9559 // .. .. 9560 EMIT_MASKPOLL(0XF8006054, 0x00000007U), 9561 // .. .. FINISH: CHECK DDR STATUS 9562 // .. FINISH: DDR INITIALIZATION 9563 // FINISH: top 9564 // 9565 EMIT_EXIT(), 9566 9567 // 9568}; 9569 9570unsigned long ps7_mio_init_data_1_0[] = { 9571 // START: top 9572 // .. START: SLCR SETTINGS 9573 // .. UNLOCK_KEY = 0XDF0D 9574 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 9575 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 9576 // .. 9577 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 9578 // .. FINISH: SLCR SETTINGS 9579 // .. START: OCM REMAPPING 9580 // .. FINISH: OCM REMAPPING 9581 // .. START: DDRIOB SETTINGS 9582 // .. INP_POWER = 0x0 9583 // .. ==> 0XF8000B40[0:0] = 0x00000000U 9584 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 9585 // .. INP_TYPE = 0x0 9586 // .. ==> 0XF8000B40[2:1] = 0x00000000U 9587 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 9588 // .. DCI_UPDATE = 0x0 9589 // .. ==> 0XF8000B40[3:3] = 0x00000000U 9590 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 9591 // .. TERM_EN = 0x0 9592 // .. ==> 0XF8000B40[4:4] = 0x00000000U 9593 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 9594 // .. DCR_TYPE = 0x0 9595 // .. ==> 0XF8000B40[6:5] = 0x00000000U 9596 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 9597 // .. IBUF_DISABLE_MODE = 0x0 9598 // .. ==> 0XF8000B40[7:7] = 0x00000000U 9599 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 9600 // .. TERM_DISABLE_MODE = 0x0 9601 // .. ==> 0XF8000B40[8:8] = 0x00000000U 9602 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 9603 // .. OUTPUT_EN = 0x3 9604 // .. ==> 0XF8000B40[10:9] = 0x00000003U 9605 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 9606 // .. PULLUP_EN = 0x0 9607 // .. ==> 0XF8000B40[11:11] = 0x00000000U 9608 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 9609 // .. 9610 EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U), 9611 // .. INP_POWER = 0x0 9612 // .. ==> 0XF8000B44[0:0] = 0x00000000U 9613 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 9614 // .. INP_TYPE = 0x0 9615 // .. ==> 0XF8000B44[2:1] = 0x00000000U 9616 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 9617 // .. DCI_UPDATE = 0x0 9618 // .. ==> 0XF8000B44[3:3] = 0x00000000U 9619 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 9620 // .. TERM_EN = 0x0 9621 // .. ==> 0XF8000B44[4:4] = 0x00000000U 9622 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 9623 // .. DCR_TYPE = 0x0 9624 // .. ==> 0XF8000B44[6:5] = 0x00000000U 9625 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 9626 // .. IBUF_DISABLE_MODE = 0x0 9627 // .. ==> 0XF8000B44[7:7] = 0x00000000U 9628 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 9629 // .. TERM_DISABLE_MODE = 0x0 9630 // .. ==> 0XF8000B44[8:8] = 0x00000000U 9631 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 9632 // .. OUTPUT_EN = 0x3 9633 // .. ==> 0XF8000B44[10:9] = 0x00000003U 9634 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 9635 // .. PULLUP_EN = 0x0 9636 // .. ==> 0XF8000B44[11:11] = 0x00000000U 9637 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 9638 // .. 9639 EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U), 9640 // .. INP_POWER = 0x0 9641 // .. ==> 0XF8000B48[0:0] = 0x00000000U 9642 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 9643 // .. INP_TYPE = 0x1 9644 // .. ==> 0XF8000B48[2:1] = 0x00000001U 9645 // .. ==> MASK : 0x00000006U VAL : 0x00000002U 9646 // .. DCI_UPDATE = 0x0 9647 // .. ==> 0XF8000B48[3:3] = 0x00000000U 9648 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 9649 // .. TERM_EN = 0x1 9650 // .. ==> 0XF8000B48[4:4] = 0x00000001U 9651 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 9652 // .. DCR_TYPE = 0x3 9653 // .. ==> 0XF8000B48[6:5] = 0x00000003U 9654 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 9655 // .. IBUF_DISABLE_MODE = 0 9656 // .. ==> 0XF8000B48[7:7] = 0x00000000U 9657 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 9658 // .. TERM_DISABLE_MODE = 0 9659 // .. ==> 0XF8000B48[8:8] = 0x00000000U 9660 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 9661 // .. OUTPUT_EN = 0x3 9662 // .. ==> 0XF8000B48[10:9] = 0x00000003U 9663 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 9664 // .. PULLUP_EN = 0x0 9665 // .. ==> 0XF8000B48[11:11] = 0x00000000U 9666 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 9667 // .. 9668 EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U), 9669 // .. INP_POWER = 0x0 9670 // .. ==> 0XF8000B4C[0:0] = 0x00000000U 9671 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 9672 // .. INP_TYPE = 0x1 9673 // .. ==> 0XF8000B4C[2:1] = 0x00000001U 9674 // .. ==> MASK : 0x00000006U VAL : 0x00000002U 9675 // .. DCI_UPDATE = 0x0 9676 // .. ==> 0XF8000B4C[3:3] = 0x00000000U 9677 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 9678 // .. TERM_EN = 0x1 9679 // .. ==> 0XF8000B4C[4:4] = 0x00000001U 9680 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 9681 // .. DCR_TYPE = 0x3 9682 // .. ==> 0XF8000B4C[6:5] = 0x00000003U 9683 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 9684 // .. IBUF_DISABLE_MODE = 0 9685 // .. ==> 0XF8000B4C[7:7] = 0x00000000U 9686 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 9687 // .. TERM_DISABLE_MODE = 0 9688 // .. ==> 0XF8000B4C[8:8] = 0x00000000U 9689 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 9690 // .. OUTPUT_EN = 0x3 9691 // .. ==> 0XF8000B4C[10:9] = 0x00000003U 9692 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 9693 // .. PULLUP_EN = 0x0 9694 // .. ==> 0XF8000B4C[11:11] = 0x00000000U 9695 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 9696 // .. 9697 EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U), 9698 // .. INP_POWER = 0x0 9699 // .. ==> 0XF8000B50[0:0] = 0x00000000U 9700 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 9701 // .. INP_TYPE = 0x2 9702 // .. ==> 0XF8000B50[2:1] = 0x00000002U 9703 // .. ==> MASK : 0x00000006U VAL : 0x00000004U 9704 // .. DCI_UPDATE = 0x0 9705 // .. ==> 0XF8000B50[3:3] = 0x00000000U 9706 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 9707 // .. TERM_EN = 0x1 9708 // .. ==> 0XF8000B50[4:4] = 0x00000001U 9709 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 9710 // .. DCR_TYPE = 0x3 9711 // .. ==> 0XF8000B50[6:5] = 0x00000003U 9712 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 9713 // .. IBUF_DISABLE_MODE = 0 9714 // .. ==> 0XF8000B50[7:7] = 0x00000000U 9715 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 9716 // .. TERM_DISABLE_MODE = 0 9717 // .. ==> 0XF8000B50[8:8] = 0x00000000U 9718 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 9719 // .. OUTPUT_EN = 0x3 9720 // .. ==> 0XF8000B50[10:9] = 0x00000003U 9721 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 9722 // .. PULLUP_EN = 0x0 9723 // .. ==> 0XF8000B50[11:11] = 0x00000000U 9724 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 9725 // .. 9726 EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U), 9727 // .. INP_POWER = 0x0 9728 // .. ==> 0XF8000B54[0:0] = 0x00000000U 9729 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 9730 // .. INP_TYPE = 0x2 9731 // .. ==> 0XF8000B54[2:1] = 0x00000002U 9732 // .. ==> MASK : 0x00000006U VAL : 0x00000004U 9733 // .. DCI_UPDATE = 0x0 9734 // .. ==> 0XF8000B54[3:3] = 0x00000000U 9735 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 9736 // .. TERM_EN = 0x1 9737 // .. ==> 0XF8000B54[4:4] = 0x00000001U 9738 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 9739 // .. DCR_TYPE = 0x3 9740 // .. ==> 0XF8000B54[6:5] = 0x00000003U 9741 // .. ==> MASK : 0x00000060U VAL : 0x00000060U 9742 // .. IBUF_DISABLE_MODE = 0 9743 // .. ==> 0XF8000B54[7:7] = 0x00000000U 9744 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 9745 // .. TERM_DISABLE_MODE = 0 9746 // .. ==> 0XF8000B54[8:8] = 0x00000000U 9747 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 9748 // .. OUTPUT_EN = 0x3 9749 // .. ==> 0XF8000B54[10:9] = 0x00000003U 9750 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 9751 // .. PULLUP_EN = 0x0 9752 // .. ==> 0XF8000B54[11:11] = 0x00000000U 9753 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 9754 // .. 9755 EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U), 9756 // .. INP_POWER = 0x0 9757 // .. ==> 0XF8000B58[0:0] = 0x00000000U 9758 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 9759 // .. INP_TYPE = 0x0 9760 // .. ==> 0XF8000B58[2:1] = 0x00000000U 9761 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 9762 // .. DCI_UPDATE = 0x0 9763 // .. ==> 0XF8000B58[3:3] = 0x00000000U 9764 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 9765 // .. TERM_EN = 0x0 9766 // .. ==> 0XF8000B58[4:4] = 0x00000000U 9767 // .. ==> MASK : 0x00000010U VAL : 0x00000000U 9768 // .. DCR_TYPE = 0x0 9769 // .. ==> 0XF8000B58[6:5] = 0x00000000U 9770 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 9771 // .. IBUF_DISABLE_MODE = 0x0 9772 // .. ==> 0XF8000B58[7:7] = 0x00000000U 9773 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 9774 // .. TERM_DISABLE_MODE = 0x0 9775 // .. ==> 0XF8000B58[8:8] = 0x00000000U 9776 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 9777 // .. OUTPUT_EN = 0x3 9778 // .. ==> 0XF8000B58[10:9] = 0x00000003U 9779 // .. ==> MASK : 0x00000600U VAL : 0x00000600U 9780 // .. PULLUP_EN = 0x0 9781 // .. ==> 0XF8000B58[11:11] = 0x00000000U 9782 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 9783 // .. 9784 EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U), 9785 // .. DRIVE_P = 0x1c 9786 // .. ==> 0XF8000B5C[6:0] = 0x0000001CU 9787 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 9788 // .. DRIVE_N = 0xc 9789 // .. ==> 0XF8000B5C[13:7] = 0x0000000CU 9790 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 9791 // .. SLEW_P = 0x3 9792 // .. ==> 0XF8000B5C[18:14] = 0x00000003U 9793 // .. ==> MASK : 0x0007C000U VAL : 0x0000C000U 9794 // .. SLEW_N = 0x3 9795 // .. ==> 0XF8000B5C[23:19] = 0x00000003U 9796 // .. ==> MASK : 0x00F80000U VAL : 0x00180000U 9797 // .. GTL = 0x0 9798 // .. ==> 0XF8000B5C[26:24] = 0x00000000U 9799 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 9800 // .. RTERM = 0x0 9801 // .. ==> 0XF8000B5C[31:27] = 0x00000000U 9802 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 9803 // .. 9804 EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU), 9805 // .. DRIVE_P = 0x1c 9806 // .. ==> 0XF8000B60[6:0] = 0x0000001CU 9807 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 9808 // .. DRIVE_N = 0xc 9809 // .. ==> 0XF8000B60[13:7] = 0x0000000CU 9810 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 9811 // .. SLEW_P = 0x6 9812 // .. ==> 0XF8000B60[18:14] = 0x00000006U 9813 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 9814 // .. SLEW_N = 0x1f 9815 // .. ==> 0XF8000B60[23:19] = 0x0000001FU 9816 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 9817 // .. GTL = 0x0 9818 // .. ==> 0XF8000B60[26:24] = 0x00000000U 9819 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 9820 // .. RTERM = 0x0 9821 // .. ==> 0XF8000B60[31:27] = 0x00000000U 9822 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 9823 // .. 9824 EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU), 9825 // .. DRIVE_P = 0x1c 9826 // .. ==> 0XF8000B64[6:0] = 0x0000001CU 9827 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 9828 // .. DRIVE_N = 0xc 9829 // .. ==> 0XF8000B64[13:7] = 0x0000000CU 9830 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 9831 // .. SLEW_P = 0x6 9832 // .. ==> 0XF8000B64[18:14] = 0x00000006U 9833 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 9834 // .. SLEW_N = 0x1f 9835 // .. ==> 0XF8000B64[23:19] = 0x0000001FU 9836 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 9837 // .. GTL = 0x0 9838 // .. ==> 0XF8000B64[26:24] = 0x00000000U 9839 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 9840 // .. RTERM = 0x0 9841 // .. ==> 0XF8000B64[31:27] = 0x00000000U 9842 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 9843 // .. 9844 EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU), 9845 // .. DRIVE_P = 0x1c 9846 // .. ==> 0XF8000B68[6:0] = 0x0000001CU 9847 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU 9848 // .. DRIVE_N = 0xc 9849 // .. ==> 0XF8000B68[13:7] = 0x0000000CU 9850 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U 9851 // .. SLEW_P = 0x6 9852 // .. ==> 0XF8000B68[18:14] = 0x00000006U 9853 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U 9854 // .. SLEW_N = 0x1f 9855 // .. ==> 0XF8000B68[23:19] = 0x0000001FU 9856 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U 9857 // .. GTL = 0x0 9858 // .. ==> 0XF8000B68[26:24] = 0x00000000U 9859 // .. ==> MASK : 0x07000000U VAL : 0x00000000U 9860 // .. RTERM = 0x0 9861 // .. ==> 0XF8000B68[31:27] = 0x00000000U 9862 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U 9863 // .. 9864 EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU), 9865 // .. VREF_INT_EN = 0x1 9866 // .. ==> 0XF8000B6C[0:0] = 0x00000001U 9867 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 9868 // .. VREF_SEL = 0x4 9869 // .. ==> 0XF8000B6C[4:1] = 0x00000004U 9870 // .. ==> MASK : 0x0000001EU VAL : 0x00000008U 9871 // .. VREF_EXT_EN = 0x0 9872 // .. ==> 0XF8000B6C[6:5] = 0x00000000U 9873 // .. ==> MASK : 0x00000060U VAL : 0x00000000U 9874 // .. VREF_PULLUP_EN = 0x0 9875 // .. ==> 0XF8000B6C[8:7] = 0x00000000U 9876 // .. ==> MASK : 0x00000180U VAL : 0x00000000U 9877 // .. REFIO_EN = 0x1 9878 // .. ==> 0XF8000B6C[9:9] = 0x00000001U 9879 // .. ==> MASK : 0x00000200U VAL : 0x00000200U 9880 // .. REFIO_PULLUP_EN = 0x0 9881 // .. ==> 0XF8000B6C[12:12] = 0x00000000U 9882 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 9883 // .. DRST_B_PULLUP_EN = 0x0 9884 // .. ==> 0XF8000B6C[13:13] = 0x00000000U 9885 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 9886 // .. CKE_PULLUP_EN = 0x0 9887 // .. ==> 0XF8000B6C[14:14] = 0x00000000U 9888 // .. ==> MASK : 0x00004000U VAL : 0x00000000U 9889 // .. 9890 EMIT_MASKWRITE(0XF8000B6C, 0x000073FFU ,0x00000209U), 9891 // .. .. START: ASSERT RESET 9892 // .. .. RESET = 1 9893 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U 9894 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 9895 // .. .. VRN_OUT = 0x1 9896 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 9897 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 9898 // .. .. 9899 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000021U), 9900 // .. .. FINISH: ASSERT RESET 9901 // .. .. START: DEASSERT RESET 9902 // .. .. RESET = 0 9903 // .. .. ==> 0XF8000B70[0:0] = 0x00000000U 9904 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U 9905 // .. .. VRN_OUT = 0x1 9906 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 9907 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 9908 // .. .. 9909 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U), 9910 // .. .. FINISH: DEASSERT RESET 9911 // .. .. RESET = 0x1 9912 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U 9913 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U 9914 // .. .. ENABLE = 0x1 9915 // .. .. ==> 0XF8000B70[1:1] = 0x00000001U 9916 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U 9917 // .. .. VRP_TRI = 0x0 9918 // .. .. ==> 0XF8000B70[2:2] = 0x00000000U 9919 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U 9920 // .. .. VRN_TRI = 0x0 9921 // .. .. ==> 0XF8000B70[3:3] = 0x00000000U 9922 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U 9923 // .. .. VRP_OUT = 0x0 9924 // .. .. ==> 0XF8000B70[4:4] = 0x00000000U 9925 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U 9926 // .. .. VRN_OUT = 0x1 9927 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U 9928 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U 9929 // .. .. NREF_OPT1 = 0x0 9930 // .. .. ==> 0XF8000B70[7:6] = 0x00000000U 9931 // .. .. ==> MASK : 0x000000C0U VAL : 0x00000000U 9932 // .. .. NREF_OPT2 = 0x0 9933 // .. .. ==> 0XF8000B70[10:8] = 0x00000000U 9934 // .. .. ==> MASK : 0x00000700U VAL : 0x00000000U 9935 // .. .. NREF_OPT4 = 0x1 9936 // .. .. ==> 0XF8000B70[13:11] = 0x00000001U 9937 // .. .. ==> MASK : 0x00003800U VAL : 0x00000800U 9938 // .. .. PREF_OPT1 = 0x0 9939 // .. .. ==> 0XF8000B70[16:14] = 0x00000000U 9940 // .. .. ==> MASK : 0x0001C000U VAL : 0x00000000U 9941 // .. .. PREF_OPT2 = 0x0 9942 // .. .. ==> 0XF8000B70[19:17] = 0x00000000U 9943 // .. .. ==> MASK : 0x000E0000U VAL : 0x00000000U 9944 // .. .. UPDATE_CONTROL = 0x0 9945 // .. .. ==> 0XF8000B70[20:20] = 0x00000000U 9946 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U 9947 // .. .. INIT_COMPLETE = 0x0 9948 // .. .. ==> 0XF8000B70[21:21] = 0x00000000U 9949 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U 9950 // .. .. TST_CLK = 0x0 9951 // .. .. ==> 0XF8000B70[22:22] = 0x00000000U 9952 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U 9953 // .. .. TST_HLN = 0x0 9954 // .. .. ==> 0XF8000B70[23:23] = 0x00000000U 9955 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U 9956 // .. .. TST_HLP = 0x0 9957 // .. .. ==> 0XF8000B70[24:24] = 0x00000000U 9958 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U 9959 // .. .. TST_RST = 0x0 9960 // .. .. ==> 0XF8000B70[25:25] = 0x00000000U 9961 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U 9962 // .. .. INT_DCI_EN = 0x0 9963 // .. .. ==> 0XF8000B70[26:26] = 0x00000000U 9964 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U 9965 // .. .. 9966 EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU ,0x00000823U), 9967 // .. FINISH: DDRIOB SETTINGS 9968 // .. START: MIO PROGRAMMING 9969 // .. TRI_ENABLE = 0 9970 // .. ==> 0XF8000700[0:0] = 0x00000000U 9971 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 9972 // .. L0_SEL = 0 9973 // .. ==> 0XF8000700[1:1] = 0x00000000U 9974 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 9975 // .. L1_SEL = 0 9976 // .. ==> 0XF8000700[2:2] = 0x00000000U 9977 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 9978 // .. L2_SEL = 2 9979 // .. ==> 0XF8000700[4:3] = 0x00000002U 9980 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 9981 // .. L3_SEL = 0 9982 // .. ==> 0XF8000700[7:5] = 0x00000000U 9983 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 9984 // .. Speed = 0 9985 // .. ==> 0XF8000700[8:8] = 0x00000000U 9986 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 9987 // .. IO_Type = 3 9988 // .. ==> 0XF8000700[11:9] = 0x00000003U 9989 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 9990 // .. PULLUP = 1 9991 // .. ==> 0XF8000700[12:12] = 0x00000001U 9992 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 9993 // .. DisableRcvr = 0 9994 // .. ==> 0XF8000700[13:13] = 0x00000000U 9995 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 9996 // .. 9997 EMIT_MASKWRITE(0XF8000700, 0x00003FFFU ,0x00001610U), 9998 // .. TRI_ENABLE = 0 9999 // .. ==> 0XF8000708[0:0] = 0x00000000U 10000 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10001 // .. L0_SEL = 0 10002 // .. ==> 0XF8000708[1:1] = 0x00000000U 10003 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10004 // .. L1_SEL = 0 10005 // .. ==> 0XF8000708[2:2] = 0x00000000U 10006 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10007 // .. L2_SEL = 2 10008 // .. ==> 0XF8000708[4:3] = 0x00000002U 10009 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 10010 // .. L3_SEL = 0 10011 // .. ==> 0XF8000708[7:5] = 0x00000000U 10012 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10013 // .. Speed = 0 10014 // .. ==> 0XF8000708[8:8] = 0x00000000U 10015 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10016 // .. IO_Type = 3 10017 // .. ==> 0XF8000708[11:9] = 0x00000003U 10018 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10019 // .. PULLUP = 0 10020 // .. ==> 0XF8000708[12:12] = 0x00000000U 10021 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10022 // .. DisableRcvr = 0 10023 // .. ==> 0XF8000708[13:13] = 0x00000000U 10024 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10025 // .. 10026 EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000610U), 10027 // .. TRI_ENABLE = 0 10028 // .. ==> 0XF800070C[0:0] = 0x00000000U 10029 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10030 // .. L0_SEL = 0 10031 // .. ==> 0XF800070C[1:1] = 0x00000000U 10032 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10033 // .. L1_SEL = 0 10034 // .. ==> 0XF800070C[2:2] = 0x00000000U 10035 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10036 // .. L2_SEL = 2 10037 // .. ==> 0XF800070C[4:3] = 0x00000002U 10038 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 10039 // .. L3_SEL = 0 10040 // .. ==> 0XF800070C[7:5] = 0x00000000U 10041 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10042 // .. Speed = 0 10043 // .. ==> 0XF800070C[8:8] = 0x00000000U 10044 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10045 // .. IO_Type = 3 10046 // .. ==> 0XF800070C[11:9] = 0x00000003U 10047 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10048 // .. PULLUP = 0 10049 // .. ==> 0XF800070C[12:12] = 0x00000000U 10050 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10051 // .. DisableRcvr = 0 10052 // .. ==> 0XF800070C[13:13] = 0x00000000U 10053 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10054 // .. 10055 EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000610U), 10056 // .. TRI_ENABLE = 0 10057 // .. ==> 0XF8000710[0:0] = 0x00000000U 10058 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10059 // .. L0_SEL = 0 10060 // .. ==> 0XF8000710[1:1] = 0x00000000U 10061 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10062 // .. L1_SEL = 0 10063 // .. ==> 0XF8000710[2:2] = 0x00000000U 10064 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10065 // .. L2_SEL = 2 10066 // .. ==> 0XF8000710[4:3] = 0x00000002U 10067 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 10068 // .. L3_SEL = 0 10069 // .. ==> 0XF8000710[7:5] = 0x00000000U 10070 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10071 // .. Speed = 0 10072 // .. ==> 0XF8000710[8:8] = 0x00000000U 10073 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10074 // .. IO_Type = 3 10075 // .. ==> 0XF8000710[11:9] = 0x00000003U 10076 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10077 // .. PULLUP = 0 10078 // .. ==> 0XF8000710[12:12] = 0x00000000U 10079 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10080 // .. DisableRcvr = 0 10081 // .. ==> 0XF8000710[13:13] = 0x00000000U 10082 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10083 // .. 10084 EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000610U), 10085 // .. TRI_ENABLE = 0 10086 // .. ==> 0XF8000714[0:0] = 0x00000000U 10087 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10088 // .. L0_SEL = 0 10089 // .. ==> 0XF8000714[1:1] = 0x00000000U 10090 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10091 // .. L1_SEL = 0 10092 // .. ==> 0XF8000714[2:2] = 0x00000000U 10093 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10094 // .. L2_SEL = 2 10095 // .. ==> 0XF8000714[4:3] = 0x00000002U 10096 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 10097 // .. L3_SEL = 0 10098 // .. ==> 0XF8000714[7:5] = 0x00000000U 10099 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10100 // .. Speed = 0 10101 // .. ==> 0XF8000714[8:8] = 0x00000000U 10102 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10103 // .. IO_Type = 3 10104 // .. ==> 0XF8000714[11:9] = 0x00000003U 10105 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10106 // .. PULLUP = 0 10107 // .. ==> 0XF8000714[12:12] = 0x00000000U 10108 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10109 // .. DisableRcvr = 0 10110 // .. ==> 0XF8000714[13:13] = 0x00000000U 10111 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10112 // .. 10113 EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000610U), 10114 // .. TRI_ENABLE = 0 10115 // .. ==> 0XF8000718[0:0] = 0x00000000U 10116 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10117 // .. L0_SEL = 0 10118 // .. ==> 0XF8000718[1:1] = 0x00000000U 10119 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10120 // .. L1_SEL = 0 10121 // .. ==> 0XF8000718[2:2] = 0x00000000U 10122 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10123 // .. L2_SEL = 2 10124 // .. ==> 0XF8000718[4:3] = 0x00000002U 10125 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 10126 // .. L3_SEL = 0 10127 // .. ==> 0XF8000718[7:5] = 0x00000000U 10128 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10129 // .. Speed = 0 10130 // .. ==> 0XF8000718[8:8] = 0x00000000U 10131 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10132 // .. IO_Type = 3 10133 // .. ==> 0XF8000718[11:9] = 0x00000003U 10134 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10135 // .. PULLUP = 0 10136 // .. ==> 0XF8000718[12:12] = 0x00000000U 10137 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10138 // .. DisableRcvr = 0 10139 // .. ==> 0XF8000718[13:13] = 0x00000000U 10140 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10141 // .. 10142 EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000610U), 10143 // .. TRI_ENABLE = 0 10144 // .. ==> 0XF800071C[0:0] = 0x00000000U 10145 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10146 // .. L0_SEL = 0 10147 // .. ==> 0XF800071C[1:1] = 0x00000000U 10148 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10149 // .. L1_SEL = 0 10150 // .. ==> 0XF800071C[2:2] = 0x00000000U 10151 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10152 // .. L2_SEL = 2 10153 // .. ==> 0XF800071C[4:3] = 0x00000002U 10154 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 10155 // .. L3_SEL = 0 10156 // .. ==> 0XF800071C[7:5] = 0x00000000U 10157 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10158 // .. Speed = 0 10159 // .. ==> 0XF800071C[8:8] = 0x00000000U 10160 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10161 // .. IO_Type = 3 10162 // .. ==> 0XF800071C[11:9] = 0x00000003U 10163 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10164 // .. PULLUP = 0 10165 // .. ==> 0XF800071C[12:12] = 0x00000000U 10166 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10167 // .. DisableRcvr = 0 10168 // .. ==> 0XF800071C[13:13] = 0x00000000U 10169 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10170 // .. 10171 EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000610U), 10172 // .. TRI_ENABLE = 0 10173 // .. ==> 0XF8000720[0:0] = 0x00000000U 10174 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10175 // .. L0_SEL = 0 10176 // .. ==> 0XF8000720[1:1] = 0x00000000U 10177 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10178 // .. L1_SEL = 0 10179 // .. ==> 0XF8000720[2:2] = 0x00000000U 10180 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10181 // .. L2_SEL = 2 10182 // .. ==> 0XF8000720[4:3] = 0x00000002U 10183 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 10184 // .. L3_SEL = 0 10185 // .. ==> 0XF8000720[7:5] = 0x00000000U 10186 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10187 // .. Speed = 0 10188 // .. ==> 0XF8000720[8:8] = 0x00000000U 10189 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10190 // .. IO_Type = 3 10191 // .. ==> 0XF8000720[11:9] = 0x00000003U 10192 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10193 // .. PULLUP = 0 10194 // .. ==> 0XF8000720[12:12] = 0x00000000U 10195 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10196 // .. DisableRcvr = 0 10197 // .. ==> 0XF8000720[13:13] = 0x00000000U 10198 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10199 // .. 10200 EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000610U), 10201 // .. TRI_ENABLE = 0 10202 // .. ==> 0XF8000724[0:0] = 0x00000000U 10203 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10204 // .. L0_SEL = 0 10205 // .. ==> 0XF8000724[1:1] = 0x00000000U 10206 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10207 // .. L1_SEL = 0 10208 // .. ==> 0XF8000724[2:2] = 0x00000000U 10209 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10210 // .. L2_SEL = 2 10211 // .. ==> 0XF8000724[4:3] = 0x00000002U 10212 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 10213 // .. L3_SEL = 0 10214 // .. ==> 0XF8000724[7:5] = 0x00000000U 10215 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10216 // .. Speed = 0 10217 // .. ==> 0XF8000724[8:8] = 0x00000000U 10218 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10219 // .. IO_Type = 3 10220 // .. ==> 0XF8000724[11:9] = 0x00000003U 10221 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10222 // .. PULLUP = 0 10223 // .. ==> 0XF8000724[12:12] = 0x00000000U 10224 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10225 // .. DisableRcvr = 0 10226 // .. ==> 0XF8000724[13:13] = 0x00000000U 10227 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10228 // .. 10229 EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00000610U), 10230 // .. TRI_ENABLE = 0 10231 // .. ==> 0XF8000728[0:0] = 0x00000000U 10232 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10233 // .. L0_SEL = 0 10234 // .. ==> 0XF8000728[1:1] = 0x00000000U 10235 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10236 // .. L1_SEL = 0 10237 // .. ==> 0XF8000728[2:2] = 0x00000000U 10238 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10239 // .. L2_SEL = 2 10240 // .. ==> 0XF8000728[4:3] = 0x00000002U 10241 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 10242 // .. L3_SEL = 0 10243 // .. ==> 0XF8000728[7:5] = 0x00000000U 10244 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10245 // .. Speed = 0 10246 // .. ==> 0XF8000728[8:8] = 0x00000000U 10247 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10248 // .. IO_Type = 3 10249 // .. ==> 0XF8000728[11:9] = 0x00000003U 10250 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10251 // .. PULLUP = 0 10252 // .. ==> 0XF8000728[12:12] = 0x00000000U 10253 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10254 // .. DisableRcvr = 0 10255 // .. ==> 0XF8000728[13:13] = 0x00000000U 10256 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10257 // .. 10258 EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00000610U), 10259 // .. TRI_ENABLE = 0 10260 // .. ==> 0XF800072C[0:0] = 0x00000000U 10261 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10262 // .. L0_SEL = 0 10263 // .. ==> 0XF800072C[1:1] = 0x00000000U 10264 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10265 // .. L1_SEL = 0 10266 // .. ==> 0XF800072C[2:2] = 0x00000000U 10267 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10268 // .. L2_SEL = 2 10269 // .. ==> 0XF800072C[4:3] = 0x00000002U 10270 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 10271 // .. L3_SEL = 0 10272 // .. ==> 0XF800072C[7:5] = 0x00000000U 10273 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10274 // .. Speed = 0 10275 // .. ==> 0XF800072C[8:8] = 0x00000000U 10276 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10277 // .. IO_Type = 3 10278 // .. ==> 0XF800072C[11:9] = 0x00000003U 10279 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10280 // .. PULLUP = 0 10281 // .. ==> 0XF800072C[12:12] = 0x00000000U 10282 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10283 // .. DisableRcvr = 0 10284 // .. ==> 0XF800072C[13:13] = 0x00000000U 10285 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10286 // .. 10287 EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00000610U), 10288 // .. TRI_ENABLE = 0 10289 // .. ==> 0XF8000730[0:0] = 0x00000000U 10290 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10291 // .. L0_SEL = 0 10292 // .. ==> 0XF8000730[1:1] = 0x00000000U 10293 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10294 // .. L1_SEL = 0 10295 // .. ==> 0XF8000730[2:2] = 0x00000000U 10296 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10297 // .. L2_SEL = 2 10298 // .. ==> 0XF8000730[4:3] = 0x00000002U 10299 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 10300 // .. L3_SEL = 0 10301 // .. ==> 0XF8000730[7:5] = 0x00000000U 10302 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10303 // .. Speed = 0 10304 // .. ==> 0XF8000730[8:8] = 0x00000000U 10305 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10306 // .. IO_Type = 3 10307 // .. ==> 0XF8000730[11:9] = 0x00000003U 10308 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10309 // .. PULLUP = 0 10310 // .. ==> 0XF8000730[12:12] = 0x00000000U 10311 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10312 // .. DisableRcvr = 0 10313 // .. ==> 0XF8000730[13:13] = 0x00000000U 10314 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10315 // .. 10316 EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00000610U), 10317 // .. TRI_ENABLE = 0 10318 // .. ==> 0XF8000734[0:0] = 0x00000000U 10319 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10320 // .. L0_SEL = 0 10321 // .. ==> 0XF8000734[1:1] = 0x00000000U 10322 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10323 // .. L1_SEL = 0 10324 // .. ==> 0XF8000734[2:2] = 0x00000000U 10325 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10326 // .. L2_SEL = 2 10327 // .. ==> 0XF8000734[4:3] = 0x00000002U 10328 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 10329 // .. L3_SEL = 0 10330 // .. ==> 0XF8000734[7:5] = 0x00000000U 10331 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10332 // .. Speed = 0 10333 // .. ==> 0XF8000734[8:8] = 0x00000000U 10334 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10335 // .. IO_Type = 3 10336 // .. ==> 0XF8000734[11:9] = 0x00000003U 10337 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10338 // .. PULLUP = 0 10339 // .. ==> 0XF8000734[12:12] = 0x00000000U 10340 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10341 // .. DisableRcvr = 0 10342 // .. ==> 0XF8000734[13:13] = 0x00000000U 10343 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10344 // .. 10345 EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00000610U), 10346 // .. TRI_ENABLE = 1 10347 // .. ==> 0XF8000738[0:0] = 0x00000001U 10348 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 10349 // .. L0_SEL = 0 10350 // .. ==> 0XF8000738[1:1] = 0x00000000U 10351 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10352 // .. L1_SEL = 0 10353 // .. ==> 0XF8000738[2:2] = 0x00000000U 10354 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10355 // .. L2_SEL = 2 10356 // .. ==> 0XF8000738[4:3] = 0x00000002U 10357 // .. ==> MASK : 0x00000018U VAL : 0x00000010U 10358 // .. L3_SEL = 0 10359 // .. ==> 0XF8000738[7:5] = 0x00000000U 10360 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10361 // .. Speed = 0 10362 // .. ==> 0XF8000738[8:8] = 0x00000000U 10363 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10364 // .. IO_Type = 3 10365 // .. ==> 0XF8000738[11:9] = 0x00000003U 10366 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10367 // .. PULLUP = 0 10368 // .. ==> 0XF8000738[12:12] = 0x00000000U 10369 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10370 // .. DisableRcvr = 0 10371 // .. ==> 0XF8000738[13:13] = 0x00000000U 10372 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10373 // .. 10374 EMIT_MASKWRITE(0XF8000738, 0x00003FFFU ,0x00000611U), 10375 // .. TRI_ENABLE = 0 10376 // .. ==> 0XF8000760[0:0] = 0x00000000U 10377 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10378 // .. L0_SEL = 0 10379 // .. ==> 0XF8000760[1:1] = 0x00000000U 10380 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10381 // .. L1_SEL = 0 10382 // .. ==> 0XF8000760[2:2] = 0x00000000U 10383 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10384 // .. L2_SEL = 0 10385 // .. ==> 0XF8000760[4:3] = 0x00000000U 10386 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10387 // .. L3_SEL = 7 10388 // .. ==> 0XF8000760[7:5] = 0x00000007U 10389 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U 10390 // .. Speed = 0 10391 // .. ==> 0XF8000760[8:8] = 0x00000000U 10392 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10393 // .. IO_Type = 3 10394 // .. ==> 0XF8000760[11:9] = 0x00000003U 10395 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10396 // .. PULLUP = 0 10397 // .. ==> 0XF8000760[12:12] = 0x00000000U 10398 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10399 // .. DisableRcvr = 0 10400 // .. ==> 0XF8000760[13:13] = 0x00000000U 10401 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10402 // .. 10403 EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x000006E0U), 10404 // .. TRI_ENABLE = 1 10405 // .. ==> 0XF8000764[0:0] = 0x00000001U 10406 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 10407 // .. L0_SEL = 0 10408 // .. ==> 0XF8000764[1:1] = 0x00000000U 10409 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10410 // .. L1_SEL = 0 10411 // .. ==> 0XF8000764[2:2] = 0x00000000U 10412 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10413 // .. L2_SEL = 0 10414 // .. ==> 0XF8000764[4:3] = 0x00000000U 10415 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10416 // .. L3_SEL = 7 10417 // .. ==> 0XF8000764[7:5] = 0x00000007U 10418 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U 10419 // .. Speed = 0 10420 // .. ==> 0XF8000764[8:8] = 0x00000000U 10421 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10422 // .. IO_Type = 3 10423 // .. ==> 0XF8000764[11:9] = 0x00000003U 10424 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10425 // .. PULLUP = 0 10426 // .. ==> 0XF8000764[12:12] = 0x00000000U 10427 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10428 // .. DisableRcvr = 0 10429 // .. ==> 0XF8000764[13:13] = 0x00000000U 10430 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10431 // .. 10432 EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x000006E1U), 10433 // .. TRI_ENABLE = 1 10434 // .. ==> 0XF8000768[0:0] = 0x00000001U 10435 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 10436 // .. L0_SEL = 0 10437 // .. ==> 0XF8000768[1:1] = 0x00000000U 10438 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10439 // .. L1_SEL = 0 10440 // .. ==> 0XF8000768[2:2] = 0x00000000U 10441 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10442 // .. L2_SEL = 0 10443 // .. ==> 0XF8000768[4:3] = 0x00000000U 10444 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10445 // .. L3_SEL = 1 10446 // .. ==> 0XF8000768[7:5] = 0x00000001U 10447 // .. ==> MASK : 0x000000E0U VAL : 0x00000020U 10448 // .. Speed = 0 10449 // .. ==> 0XF8000768[8:8] = 0x00000000U 10450 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10451 // .. IO_Type = 3 10452 // .. ==> 0XF8000768[11:9] = 0x00000003U 10453 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10454 // .. PULLUP = 0 10455 // .. ==> 0XF8000768[12:12] = 0x00000000U 10456 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10457 // .. DisableRcvr = 0 10458 // .. ==> 0XF8000768[13:13] = 0x00000000U 10459 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10460 // .. 10461 EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000621U), 10462 // .. TRI_ENABLE = 0 10463 // .. ==> 0XF800076C[0:0] = 0x00000000U 10464 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10465 // .. L0_SEL = 0 10466 // .. ==> 0XF800076C[1:1] = 0x00000000U 10467 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10468 // .. L1_SEL = 0 10469 // .. ==> 0XF800076C[2:2] = 0x00000000U 10470 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10471 // .. L2_SEL = 0 10472 // .. ==> 0XF800076C[4:3] = 0x00000000U 10473 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10474 // .. L3_SEL = 1 10475 // .. ==> 0XF800076C[7:5] = 0x00000001U 10476 // .. ==> MASK : 0x000000E0U VAL : 0x00000020U 10477 // .. Speed = 0 10478 // .. ==> 0XF800076C[8:8] = 0x00000000U 10479 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10480 // .. IO_Type = 3 10481 // .. ==> 0XF800076C[11:9] = 0x00000003U 10482 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10483 // .. PULLUP = 0 10484 // .. ==> 0XF800076C[12:12] = 0x00000000U 10485 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10486 // .. DisableRcvr = 0 10487 // .. ==> 0XF800076C[13:13] = 0x00000000U 10488 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10489 // .. 10490 EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000620U), 10491 // .. TRI_ENABLE = 0 10492 // .. ==> 0XF8000770[0:0] = 0x00000000U 10493 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10494 // .. L0_SEL = 0 10495 // .. ==> 0XF8000770[1:1] = 0x00000000U 10496 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10497 // .. L1_SEL = 0 10498 // .. ==> 0XF8000770[2:2] = 0x00000000U 10499 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10500 // .. L2_SEL = 0 10501 // .. ==> 0XF8000770[4:3] = 0x00000000U 10502 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10503 // .. L3_SEL = 5 10504 // .. ==> 0XF8000770[7:5] = 0x00000005U 10505 // .. ==> MASK : 0x000000E0U VAL : 0x000000A0U 10506 // .. Speed = 0 10507 // .. ==> 0XF8000770[8:8] = 0x00000000U 10508 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10509 // .. IO_Type = 3 10510 // .. ==> 0XF8000770[11:9] = 0x00000003U 10511 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10512 // .. PULLUP = 1 10513 // .. ==> 0XF8000770[12:12] = 0x00000001U 10514 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 10515 // .. DisableRcvr = 0 10516 // .. ==> 0XF8000770[13:13] = 0x00000000U 10517 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10518 // .. 10519 EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x000016A0U), 10520 // .. TRI_ENABLE = 0 10521 // .. ==> 0XF8000774[0:0] = 0x00000000U 10522 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10523 // .. L0_SEL = 0 10524 // .. ==> 0XF8000774[1:1] = 0x00000000U 10525 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10526 // .. L1_SEL = 0 10527 // .. ==> 0XF8000774[2:2] = 0x00000000U 10528 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10529 // .. L2_SEL = 0 10530 // .. ==> 0XF8000774[4:3] = 0x00000000U 10531 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10532 // .. L3_SEL = 5 10533 // .. ==> 0XF8000774[7:5] = 0x00000005U 10534 // .. ==> MASK : 0x000000E0U VAL : 0x000000A0U 10535 // .. Speed = 0 10536 // .. ==> 0XF8000774[8:8] = 0x00000000U 10537 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10538 // .. IO_Type = 3 10539 // .. ==> 0XF8000774[11:9] = 0x00000003U 10540 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10541 // .. PULLUP = 1 10542 // .. ==> 0XF8000774[12:12] = 0x00000001U 10543 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 10544 // .. DisableRcvr = 0 10545 // .. ==> 0XF8000774[13:13] = 0x00000000U 10546 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10547 // .. 10548 EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x000016A0U), 10549 // .. TRI_ENABLE = 0 10550 // .. ==> 0XF8000778[0:0] = 0x00000000U 10551 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10552 // .. L0_SEL = 0 10553 // .. ==> 0XF8000778[1:1] = 0x00000000U 10554 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10555 // .. L1_SEL = 0 10556 // .. ==> 0XF8000778[2:2] = 0x00000000U 10557 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10558 // .. L2_SEL = 0 10559 // .. ==> 0XF8000778[4:3] = 0x00000000U 10560 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10561 // .. L3_SEL = 5 10562 // .. ==> 0XF8000778[7:5] = 0x00000005U 10563 // .. ==> MASK : 0x000000E0U VAL : 0x000000A0U 10564 // .. Speed = 0 10565 // .. ==> 0XF8000778[8:8] = 0x00000000U 10566 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10567 // .. IO_Type = 3 10568 // .. ==> 0XF8000778[11:9] = 0x00000003U 10569 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10570 // .. PULLUP = 1 10571 // .. ==> 0XF8000778[12:12] = 0x00000001U 10572 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 10573 // .. DisableRcvr = 0 10574 // .. ==> 0XF8000778[13:13] = 0x00000000U 10575 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10576 // .. 10577 EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x000016A0U), 10578 // .. TRI_ENABLE = 0 10579 // .. ==> 0XF800077C[0:0] = 0x00000000U 10580 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10581 // .. L0_SEL = 0 10582 // .. ==> 0XF800077C[1:1] = 0x00000000U 10583 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10584 // .. L1_SEL = 0 10585 // .. ==> 0XF800077C[2:2] = 0x00000000U 10586 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10587 // .. L2_SEL = 0 10588 // .. ==> 0XF800077C[4:3] = 0x00000000U 10589 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10590 // .. L3_SEL = 5 10591 // .. ==> 0XF800077C[7:5] = 0x00000005U 10592 // .. ==> MASK : 0x000000E0U VAL : 0x000000A0U 10593 // .. Speed = 0 10594 // .. ==> 0XF800077C[8:8] = 0x00000000U 10595 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10596 // .. IO_Type = 3 10597 // .. ==> 0XF800077C[11:9] = 0x00000003U 10598 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10599 // .. PULLUP = 1 10600 // .. ==> 0XF800077C[12:12] = 0x00000001U 10601 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 10602 // .. DisableRcvr = 0 10603 // .. ==> 0XF800077C[13:13] = 0x00000000U 10604 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10605 // .. 10606 EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x000016A0U), 10607 // .. TRI_ENABLE = 0 10608 // .. ==> 0XF8000780[0:0] = 0x00000000U 10609 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10610 // .. L0_SEL = 0 10611 // .. ==> 0XF8000780[1:1] = 0x00000000U 10612 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10613 // .. L1_SEL = 0 10614 // .. ==> 0XF8000780[2:2] = 0x00000000U 10615 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10616 // .. L2_SEL = 0 10617 // .. ==> 0XF8000780[4:3] = 0x00000000U 10618 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10619 // .. L3_SEL = 5 10620 // .. ==> 0XF8000780[7:5] = 0x00000005U 10621 // .. ==> MASK : 0x000000E0U VAL : 0x000000A0U 10622 // .. Speed = 0 10623 // .. ==> 0XF8000780[8:8] = 0x00000000U 10624 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10625 // .. IO_Type = 3 10626 // .. ==> 0XF8000780[11:9] = 0x00000003U 10627 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10628 // .. PULLUP = 1 10629 // .. ==> 0XF8000780[12:12] = 0x00000001U 10630 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 10631 // .. DisableRcvr = 0 10632 // .. ==> 0XF8000780[13:13] = 0x00000000U 10633 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10634 // .. 10635 EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x000016A0U), 10636 // .. TRI_ENABLE = 0 10637 // .. ==> 0XF8000784[0:0] = 0x00000000U 10638 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10639 // .. L0_SEL = 0 10640 // .. ==> 0XF8000784[1:1] = 0x00000000U 10641 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10642 // .. L1_SEL = 0 10643 // .. ==> 0XF8000784[2:2] = 0x00000000U 10644 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10645 // .. L2_SEL = 0 10646 // .. ==> 0XF8000784[4:3] = 0x00000000U 10647 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10648 // .. L3_SEL = 5 10649 // .. ==> 0XF8000784[7:5] = 0x00000005U 10650 // .. ==> MASK : 0x000000E0U VAL : 0x000000A0U 10651 // .. Speed = 0 10652 // .. ==> 0XF8000784[8:8] = 0x00000000U 10653 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10654 // .. IO_Type = 3 10655 // .. ==> 0XF8000784[11:9] = 0x00000003U 10656 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10657 // .. PULLUP = 1 10658 // .. ==> 0XF8000784[12:12] = 0x00000001U 10659 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 10660 // .. DisableRcvr = 0 10661 // .. ==> 0XF8000784[13:13] = 0x00000000U 10662 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10663 // .. 10664 EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x000016A0U), 10665 // .. TRI_ENABLE = 1 10666 // .. ==> 0XF8000788[0:0] = 0x00000001U 10667 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 10668 // .. L0_SEL = 0 10669 // .. ==> 0XF8000788[1:1] = 0x00000000U 10670 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10671 // .. L1_SEL = 0 10672 // .. ==> 0XF8000788[2:2] = 0x00000000U 10673 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10674 // .. L2_SEL = 0 10675 // .. ==> 0XF8000788[4:3] = 0x00000000U 10676 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10677 // .. L3_SEL = 3 10678 // .. ==> 0XF8000788[7:5] = 0x00000003U 10679 // .. ==> MASK : 0x000000E0U VAL : 0x00000060U 10680 // .. Speed = 0 10681 // .. ==> 0XF8000788[8:8] = 0x00000000U 10682 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10683 // .. IO_Type = 3 10684 // .. ==> 0XF8000788[11:9] = 0x00000003U 10685 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10686 // .. PULLUP = 1 10687 // .. ==> 0XF8000788[12:12] = 0x00000001U 10688 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 10689 // .. DisableRcvr = 0 10690 // .. ==> 0XF8000788[13:13] = 0x00000000U 10691 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10692 // .. 10693 EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00001661U), 10694 // .. TRI_ENABLE = 0 10695 // .. ==> 0XF800078C[0:0] = 0x00000000U 10696 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10697 // .. L0_SEL = 0 10698 // .. ==> 0XF800078C[1:1] = 0x00000000U 10699 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10700 // .. L1_SEL = 0 10701 // .. ==> 0XF800078C[2:2] = 0x00000000U 10702 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10703 // .. L2_SEL = 0 10704 // .. ==> 0XF800078C[4:3] = 0x00000000U 10705 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10706 // .. L3_SEL = 3 10707 // .. ==> 0XF800078C[7:5] = 0x00000003U 10708 // .. ==> MASK : 0x000000E0U VAL : 0x00000060U 10709 // .. Speed = 0 10710 // .. ==> 0XF800078C[8:8] = 0x00000000U 10711 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10712 // .. IO_Type = 3 10713 // .. ==> 0XF800078C[11:9] = 0x00000003U 10714 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10715 // .. PULLUP = 1 10716 // .. ==> 0XF800078C[12:12] = 0x00000001U 10717 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 10718 // .. DisableRcvr = 0 10719 // .. ==> 0XF800078C[13:13] = 0x00000000U 10720 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10721 // .. 10722 EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00001660U), 10723 // .. TRI_ENABLE = 1 10724 // .. ==> 0XF8000790[0:0] = 0x00000001U 10725 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 10726 // .. L0_SEL = 0 10727 // .. ==> 0XF8000790[1:1] = 0x00000000U 10728 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10729 // .. L1_SEL = 0 10730 // .. ==> 0XF8000790[2:2] = 0x00000000U 10731 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10732 // .. L2_SEL = 0 10733 // .. ==> 0XF8000790[4:3] = 0x00000000U 10734 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10735 // .. L3_SEL = 3 10736 // .. ==> 0XF8000790[7:5] = 0x00000003U 10737 // .. ==> MASK : 0x000000E0U VAL : 0x00000060U 10738 // .. Speed = 0 10739 // .. ==> 0XF8000790[8:8] = 0x00000000U 10740 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10741 // .. IO_Type = 3 10742 // .. ==> 0XF8000790[11:9] = 0x00000003U 10743 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10744 // .. PULLUP = 1 10745 // .. ==> 0XF8000790[12:12] = 0x00000001U 10746 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 10747 // .. DisableRcvr = 0 10748 // .. ==> 0XF8000790[13:13] = 0x00000000U 10749 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10750 // .. 10751 EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00001661U), 10752 // .. TRI_ENABLE = 1 10753 // .. ==> 0XF8000794[0:0] = 0x00000001U 10754 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 10755 // .. L0_SEL = 0 10756 // .. ==> 0XF8000794[1:1] = 0x00000000U 10757 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10758 // .. L1_SEL = 0 10759 // .. ==> 0XF8000794[2:2] = 0x00000000U 10760 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10761 // .. L2_SEL = 0 10762 // .. ==> 0XF8000794[4:3] = 0x00000000U 10763 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10764 // .. L3_SEL = 3 10765 // .. ==> 0XF8000794[7:5] = 0x00000003U 10766 // .. ==> MASK : 0x000000E0U VAL : 0x00000060U 10767 // .. Speed = 0 10768 // .. ==> 0XF8000794[8:8] = 0x00000000U 10769 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10770 // .. IO_Type = 3 10771 // .. ==> 0XF8000794[11:9] = 0x00000003U 10772 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10773 // .. PULLUP = 1 10774 // .. ==> 0XF8000794[12:12] = 0x00000001U 10775 // .. ==> MASK : 0x00001000U VAL : 0x00001000U 10776 // .. DisableRcvr = 0 10777 // .. ==> 0XF8000794[13:13] = 0x00000000U 10778 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10779 // .. 10780 EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00001661U), 10781 // .. TRI_ENABLE = 1 10782 // .. ==> 0XF8000798[0:0] = 0x00000001U 10783 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 10784 // .. L0_SEL = 0 10785 // .. ==> 0XF8000798[1:1] = 0x00000000U 10786 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10787 // .. L1_SEL = 0 10788 // .. ==> 0XF8000798[2:2] = 0x00000000U 10789 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10790 // .. L2_SEL = 0 10791 // .. ==> 0XF8000798[4:3] = 0x00000000U 10792 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10793 // .. L3_SEL = 3 10794 // .. ==> 0XF8000798[7:5] = 0x00000003U 10795 // .. ==> MASK : 0x000000E0U VAL : 0x00000060U 10796 // .. Speed = 0 10797 // .. ==> 0XF8000798[8:8] = 0x00000000U 10798 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10799 // .. IO_Type = 3 10800 // .. ==> 0XF8000798[11:9] = 0x00000003U 10801 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10802 // .. PULLUP = 0 10803 // .. ==> 0XF8000798[12:12] = 0x00000000U 10804 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10805 // .. DisableRcvr = 0 10806 // .. ==> 0XF8000798[13:13] = 0x00000000U 10807 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10808 // .. 10809 EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000661U), 10810 // .. TRI_ENABLE = 0 10811 // .. ==> 0XF800079C[0:0] = 0x00000000U 10812 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10813 // .. L0_SEL = 0 10814 // .. ==> 0XF800079C[1:1] = 0x00000000U 10815 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10816 // .. L1_SEL = 0 10817 // .. ==> 0XF800079C[2:2] = 0x00000000U 10818 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 10819 // .. L2_SEL = 0 10820 // .. ==> 0XF800079C[4:3] = 0x00000000U 10821 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10822 // .. L3_SEL = 3 10823 // .. ==> 0XF800079C[7:5] = 0x00000003U 10824 // .. ==> MASK : 0x000000E0U VAL : 0x00000060U 10825 // .. Speed = 0 10826 // .. ==> 0XF800079C[8:8] = 0x00000000U 10827 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 10828 // .. IO_Type = 3 10829 // .. ==> 0XF800079C[11:9] = 0x00000003U 10830 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10831 // .. PULLUP = 0 10832 // .. ==> 0XF800079C[12:12] = 0x00000000U 10833 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10834 // .. DisableRcvr = 0 10835 // .. ==> 0XF800079C[13:13] = 0x00000000U 10836 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10837 // .. 10838 EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000660U), 10839 // .. TRI_ENABLE = 0 10840 // .. ==> 0XF80007A0[0:0] = 0x00000000U 10841 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10842 // .. L0_SEL = 0 10843 // .. ==> 0XF80007A0[1:1] = 0x00000000U 10844 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10845 // .. L1_SEL = 1 10846 // .. ==> 0XF80007A0[2:2] = 0x00000001U 10847 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 10848 // .. L2_SEL = 0 10849 // .. ==> 0XF80007A0[4:3] = 0x00000000U 10850 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10851 // .. L3_SEL = 0 10852 // .. ==> 0XF80007A0[7:5] = 0x00000000U 10853 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10854 // .. Speed = 1 10855 // .. ==> 0XF80007A0[8:8] = 0x00000001U 10856 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 10857 // .. IO_Type = 3 10858 // .. ==> 0XF80007A0[11:9] = 0x00000003U 10859 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10860 // .. PULLUP = 0 10861 // .. ==> 0XF80007A0[12:12] = 0x00000000U 10862 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10863 // .. DisableRcvr = 0 10864 // .. ==> 0XF80007A0[13:13] = 0x00000000U 10865 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10866 // .. 10867 EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000704U), 10868 // .. TRI_ENABLE = 1 10869 // .. ==> 0XF80007A4[0:0] = 0x00000001U 10870 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 10871 // .. L0_SEL = 0 10872 // .. ==> 0XF80007A4[1:1] = 0x00000000U 10873 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10874 // .. L1_SEL = 1 10875 // .. ==> 0XF80007A4[2:2] = 0x00000001U 10876 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 10877 // .. L2_SEL = 0 10878 // .. ==> 0XF80007A4[4:3] = 0x00000000U 10879 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10880 // .. L3_SEL = 0 10881 // .. ==> 0XF80007A4[7:5] = 0x00000000U 10882 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10883 // .. Speed = 1 10884 // .. ==> 0XF80007A4[8:8] = 0x00000001U 10885 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 10886 // .. IO_Type = 3 10887 // .. ==> 0XF80007A4[11:9] = 0x00000003U 10888 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10889 // .. PULLUP = 0 10890 // .. ==> 0XF80007A4[12:12] = 0x00000000U 10891 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10892 // .. DisableRcvr = 0 10893 // .. ==> 0XF80007A4[13:13] = 0x00000000U 10894 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10895 // .. 10896 EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000705U), 10897 // .. TRI_ENABLE = 0 10898 // .. ==> 0XF80007A8[0:0] = 0x00000000U 10899 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10900 // .. L0_SEL = 0 10901 // .. ==> 0XF80007A8[1:1] = 0x00000000U 10902 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10903 // .. L1_SEL = 1 10904 // .. ==> 0XF80007A8[2:2] = 0x00000001U 10905 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 10906 // .. L2_SEL = 0 10907 // .. ==> 0XF80007A8[4:3] = 0x00000000U 10908 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10909 // .. L3_SEL = 0 10910 // .. ==> 0XF80007A8[7:5] = 0x00000000U 10911 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10912 // .. Speed = 1 10913 // .. ==> 0XF80007A8[8:8] = 0x00000001U 10914 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 10915 // .. IO_Type = 3 10916 // .. ==> 0XF80007A8[11:9] = 0x00000003U 10917 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10918 // .. PULLUP = 0 10919 // .. ==> 0XF80007A8[12:12] = 0x00000000U 10920 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10921 // .. DisableRcvr = 0 10922 // .. ==> 0XF80007A8[13:13] = 0x00000000U 10923 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10924 // .. 10925 EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000704U), 10926 // .. TRI_ENABLE = 1 10927 // .. ==> 0XF80007AC[0:0] = 0x00000001U 10928 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 10929 // .. L0_SEL = 0 10930 // .. ==> 0XF80007AC[1:1] = 0x00000000U 10931 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10932 // .. L1_SEL = 1 10933 // .. ==> 0XF80007AC[2:2] = 0x00000001U 10934 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 10935 // .. L2_SEL = 0 10936 // .. ==> 0XF80007AC[4:3] = 0x00000000U 10937 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10938 // .. L3_SEL = 0 10939 // .. ==> 0XF80007AC[7:5] = 0x00000000U 10940 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10941 // .. Speed = 1 10942 // .. ==> 0XF80007AC[8:8] = 0x00000001U 10943 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 10944 // .. IO_Type = 3 10945 // .. ==> 0XF80007AC[11:9] = 0x00000003U 10946 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10947 // .. PULLUP = 0 10948 // .. ==> 0XF80007AC[12:12] = 0x00000000U 10949 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10950 // .. DisableRcvr = 0 10951 // .. ==> 0XF80007AC[13:13] = 0x00000000U 10952 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10953 // .. 10954 EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000705U), 10955 // .. TRI_ENABLE = 0 10956 // .. ==> 0XF80007B0[0:0] = 0x00000000U 10957 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10958 // .. L0_SEL = 0 10959 // .. ==> 0XF80007B0[1:1] = 0x00000000U 10960 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10961 // .. L1_SEL = 1 10962 // .. ==> 0XF80007B0[2:2] = 0x00000001U 10963 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 10964 // .. L2_SEL = 0 10965 // .. ==> 0XF80007B0[4:3] = 0x00000000U 10966 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10967 // .. L3_SEL = 0 10968 // .. ==> 0XF80007B0[7:5] = 0x00000000U 10969 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10970 // .. Speed = 1 10971 // .. ==> 0XF80007B0[8:8] = 0x00000001U 10972 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 10973 // .. IO_Type = 3 10974 // .. ==> 0XF80007B0[11:9] = 0x00000003U 10975 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 10976 // .. PULLUP = 0 10977 // .. ==> 0XF80007B0[12:12] = 0x00000000U 10978 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 10979 // .. DisableRcvr = 0 10980 // .. ==> 0XF80007B0[13:13] = 0x00000000U 10981 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 10982 // .. 10983 EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000704U), 10984 // .. TRI_ENABLE = 0 10985 // .. ==> 0XF80007B4[0:0] = 0x00000000U 10986 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 10987 // .. L0_SEL = 0 10988 // .. ==> 0XF80007B4[1:1] = 0x00000000U 10989 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 10990 // .. L1_SEL = 1 10991 // .. ==> 0XF80007B4[2:2] = 0x00000001U 10992 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 10993 // .. L2_SEL = 0 10994 // .. ==> 0XF80007B4[4:3] = 0x00000000U 10995 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 10996 // .. L3_SEL = 0 10997 // .. ==> 0XF80007B4[7:5] = 0x00000000U 10998 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 10999 // .. Speed = 1 11000 // .. ==> 0XF80007B4[8:8] = 0x00000001U
11001 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11002 // .. IO_Type = 3 11003 // .. ==> 0XF80007B4[11:9] = 0x00000003U 11004 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 11005 // .. PULLUP = 0 11006 // .. ==> 0XF80007B4[12:12] = 0x00000000U 11007 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11008 // .. DisableRcvr = 0 11009 // .. ==> 0XF80007B4[13:13] = 0x00000000U 11010 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11011 // .. 11012 EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000704U), 11013 // .. TRI_ENABLE = 0 11014 // .. ==> 0XF80007B8[0:0] = 0x00000000U 11015 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11016 // .. L0_SEL = 0 11017 // .. ==> 0XF80007B8[1:1] = 0x00000000U 11018 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11019 // .. L1_SEL = 1 11020 // .. ==> 0XF80007B8[2:2] = 0x00000001U 11021 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11022 // .. L2_SEL = 0 11023 // .. ==> 0XF80007B8[4:3] = 0x00000000U 11024 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11025 // .. L3_SEL = 0 11026 // .. ==> 0XF80007B8[7:5] = 0x00000000U 11027 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11028 // .. Speed = 1 11029 // .. ==> 0XF80007B8[8:8] = 0x00000001U 11030 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11031 // .. IO_Type = 3 11032 // .. ==> 0XF80007B8[11:9] = 0x00000003U 11033 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 11034 // .. PULLUP = 0 11035 // .. ==> 0XF80007B8[12:12] = 0x00000000U 11036 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11037 // .. DisableRcvr = 0 11038 // .. ==> 0XF80007B8[13:13] = 0x00000000U 11039 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11040 // .. 11041 EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU ,0x00000704U), 11042 // .. TRI_ENABLE = 0 11043 // .. ==> 0XF80007BC[0:0] = 0x00000000U 11044 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11045 // .. L0_SEL = 0 11046 // .. ==> 0XF80007BC[1:1] = 0x00000000U 11047 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11048 // .. L1_SEL = 1 11049 // .. ==> 0XF80007BC[2:2] = 0x00000001U 11050 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11051 // .. L2_SEL = 0 11052 // .. ==> 0XF80007BC[4:3] = 0x00000000U 11053 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11054 // .. L3_SEL = 0 11055 // .. ==> 0XF80007BC[7:5] = 0x00000000U 11056 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11057 // .. Speed = 1 11058 // .. ==> 0XF80007BC[8:8] = 0x00000001U 11059 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11060 // .. IO_Type = 3 11061 // .. ==> 0XF80007BC[11:9] = 0x00000003U 11062 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 11063 // .. PULLUP = 0 11064 // .. ==> 0XF80007BC[12:12] = 0x00000000U 11065 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11066 // .. DisableRcvr = 0 11067 // .. ==> 0XF80007BC[13:13] = 0x00000000U 11068 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11069 // .. 11070 EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00000704U), 11071 // .. TRI_ENABLE = 1 11072 // .. ==> 0XF80007C0[0:0] = 0x00000001U 11073 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11074 // .. L0_SEL = 0 11075 // .. ==> 0XF80007C0[1:1] = 0x00000000U 11076 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11077 // .. L1_SEL = 1 11078 // .. ==> 0XF80007C0[2:2] = 0x00000001U 11079 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11080 // .. L2_SEL = 0 11081 // .. ==> 0XF80007C0[4:3] = 0x00000000U 11082 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11083 // .. L3_SEL = 0 11084 // .. ==> 0XF80007C0[7:5] = 0x00000000U 11085 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11086 // .. Speed = 1 11087 // .. ==> 0XF80007C0[8:8] = 0x00000001U 11088 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11089 // .. IO_Type = 3 11090 // .. ==> 0XF80007C0[11:9] = 0x00000003U 11091 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 11092 // .. PULLUP = 0 11093 // .. ==> 0XF80007C0[12:12] = 0x00000000U 11094 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11095 // .. DisableRcvr = 0 11096 // .. ==> 0XF80007C0[13:13] = 0x00000000U 11097 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11098 // .. 11099 EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x00000705U), 11100 // .. TRI_ENABLE = 0 11101 // .. ==> 0XF80007C4[0:0] = 0x00000000U 11102 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11103 // .. L0_SEL = 0 11104 // .. ==> 0XF80007C4[1:1] = 0x00000000U 11105 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11106 // .. L1_SEL = 1 11107 // .. ==> 0XF80007C4[2:2] = 0x00000001U 11108 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11109 // .. L2_SEL = 0 11110 // .. ==> 0XF80007C4[4:3] = 0x00000000U 11111 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11112 // .. L3_SEL = 0 11113 // .. ==> 0XF80007C4[7:5] = 0x00000000U 11114 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11115 // .. Speed = 1 11116 // .. ==> 0XF80007C4[8:8] = 0x00000001U 11117 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11118 // .. IO_Type = 3 11119 // .. ==> 0XF80007C4[11:9] = 0x00000003U 11120 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 11121 // .. PULLUP = 0 11122 // .. ==> 0XF80007C4[12:12] = 0x00000000U 11123 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11124 // .. DisableRcvr = 0 11125 // .. ==> 0XF80007C4[13:13] = 0x00000000U 11126 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11127 // .. 11128 EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x00000704U), 11129 // .. TRI_ENABLE = 0 11130 // .. ==> 0XF80007C8[0:0] = 0x00000000U 11131 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11132 // .. L0_SEL = 0 11133 // .. ==> 0XF80007C8[1:1] = 0x00000000U 11134 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11135 // .. L1_SEL = 1 11136 // .. ==> 0XF80007C8[2:2] = 0x00000001U 11137 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11138 // .. L2_SEL = 0 11139 // .. ==> 0XF80007C8[4:3] = 0x00000000U 11140 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11141 // .. L3_SEL = 0 11142 // .. ==> 0XF80007C8[7:5] = 0x00000000U 11143 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11144 // .. Speed = 1 11145 // .. ==> 0XF80007C8[8:8] = 0x00000001U 11146 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11147 // .. IO_Type = 3 11148 // .. ==> 0XF80007C8[11:9] = 0x00000003U 11149 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 11150 // .. PULLUP = 0 11151 // .. ==> 0XF80007C8[12:12] = 0x00000000U 11152 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11153 // .. DisableRcvr = 0 11154 // .. ==> 0XF80007C8[13:13] = 0x00000000U 11155 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11156 // .. 11157 EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU ,0x00000704U), 11158 // .. TRI_ENABLE = 0 11159 // .. ==> 0XF80007CC[0:0] = 0x00000000U 11160 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11161 // .. L0_SEL = 0 11162 // .. ==> 0XF80007CC[1:1] = 0x00000000U 11163 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11164 // .. L1_SEL = 1 11165 // .. ==> 0XF80007CC[2:2] = 0x00000001U 11166 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11167 // .. L2_SEL = 0 11168 // .. ==> 0XF80007CC[4:3] = 0x00000000U 11169 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11170 // .. L3_SEL = 0 11171 // .. ==> 0XF80007CC[7:5] = 0x00000000U 11172 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U 11173 // .. Speed = 1 11174 // .. ==> 0XF80007CC[8:8] = 0x00000001U 11175 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11176 // .. IO_Type = 3 11177 // .. ==> 0XF80007CC[11:9] = 0x00000003U 11178 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 11179 // .. PULLUP = 0 11180 // .. ==> 0XF80007CC[12:12] = 0x00000000U 11181 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11182 // .. DisableRcvr = 0 11183 // .. ==> 0XF80007CC[13:13] = 0x00000000U 11184 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11185 // .. 11186 EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00000704U), 11187 // .. TRI_ENABLE = 0 11188 // .. ==> 0XF80007D0[0:0] = 0x00000000U 11189 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11190 // .. L0_SEL = 0 11191 // .. ==> 0XF80007D0[1:1] = 0x00000000U 11192 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11193 // .. L1_SEL = 0 11194 // .. ==> 0XF80007D0[2:2] = 0x00000000U 11195 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11196 // .. L2_SEL = 0 11197 // .. ==> 0XF80007D0[4:3] = 0x00000000U 11198 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11199 // .. L3_SEL = 2 11200 // .. ==> 0XF80007D0[7:5] = 0x00000002U 11201 // .. ==> MASK : 0x000000E0U VAL : 0x00000040U 11202 // .. Speed = 0 11203 // .. ==> 0XF80007D0[8:8] = 0x00000000U 11204 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11205 // .. IO_Type = 3 11206 // .. ==> 0XF80007D0[11:9] = 0x00000003U 11207 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 11208 // .. PULLUP = 0 11209 // .. ==> 0XF80007D0[12:12] = 0x00000000U 11210 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11211 // .. DisableRcvr = 0 11212 // .. ==> 0XF80007D0[13:13] = 0x00000000U 11213 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11214 // .. 11215 EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000640U), 11216 // .. TRI_ENABLE = 0 11217 // .. ==> 0XF80007D4[0:0] = 0x00000000U 11218 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11219 // .. L0_SEL = 0 11220 // .. ==> 0XF80007D4[1:1] = 0x00000000U 11221 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11222 // .. L1_SEL = 0 11223 // .. ==> 0XF80007D4[2:2] = 0x00000000U 11224 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11225 // .. L2_SEL = 0 11226 // .. ==> 0XF80007D4[4:3] = 0x00000000U 11227 // .. ==> MASK : 0x00000018U VAL : 0x00000000U 11228 // .. L3_SEL = 2 11229 // .. ==> 0XF80007D4[7:5] = 0x00000002U 11230 // .. ==> MASK : 0x000000E0U VAL : 0x00000040U 11231 // .. Speed = 0 11232 // .. ==> 0XF80007D4[8:8] = 0x00000000U 11233 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11234 // .. IO_Type = 3 11235 // .. ==> 0XF80007D4[11:9] = 0x00000003U 11236 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U 11237 // .. PULLUP = 0 11238 // .. ==> 0XF80007D4[12:12] = 0x00000000U 11239 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11240 // .. DisableRcvr = 0 11241 // .. ==> 0XF80007D4[13:13] = 0x00000000U 11242 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11243 // .. 11244 EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000640U), 11245 // .. FINISH: MIO PROGRAMMING 11246 // .. START: LOCK IT BACK 11247 // .. LOCK_KEY = 0X767B 11248 // .. ==> 0XF8000004[15:0] = 0x0000767BU 11249 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 11250 // .. 11251 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 11252 // .. FINISH: LOCK IT BACK 11253 // FINISH: top 11254 // 11255 EMIT_EXIT(), 11256 11257 // 11258}; 11259 11260unsigned long ps7_peripherals_init_data_1_0[] = { 11261 // START: top 11262 // .. START: SLCR SETTINGS 11263 // .. UNLOCK_KEY = 0XDF0D 11264 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 11265 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 11266 // .. 11267 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 11268 // .. FINISH: SLCR SETTINGS 11269 // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS 11270 // .. IBUF_DISABLE_MODE = 0x1 11271 // .. ==> 0XF8000B48[7:7] = 0x00000001U 11272 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 11273 // .. TERM_DISABLE_MODE = 0x1 11274 // .. ==> 0XF8000B48[8:8] = 0x00000001U 11275 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11276 // .. 11277 EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U), 11278 // .. IBUF_DISABLE_MODE = 0x1 11279 // .. ==> 0XF8000B4C[7:7] = 0x00000001U 11280 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 11281 // .. TERM_DISABLE_MODE = 0x1 11282 // .. ==> 0XF8000B4C[8:8] = 0x00000001U 11283 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11284 // .. 11285 EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U), 11286 // .. IBUF_DISABLE_MODE = 0x1 11287 // .. ==> 0XF8000B50[7:7] = 0x00000001U 11288 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 11289 // .. TERM_DISABLE_MODE = 0x1 11290 // .. ==> 0XF8000B50[8:8] = 0x00000001U 11291 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11292 // .. 11293 EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U), 11294 // .. IBUF_DISABLE_MODE = 0x1 11295 // .. ==> 0XF8000B54[7:7] = 0x00000001U 11296 // .. ==> MASK : 0x00000080U VAL : 0x00000080U 11297 // .. TERM_DISABLE_MODE = 0x1 11298 // .. ==> 0XF8000B54[8:8] = 0x00000001U 11299 // .. ==> MASK : 0x00000100U VAL : 0x00000100U 11300 // .. 11301 EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U), 11302 // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS 11303 // .. START: LOCK IT BACK 11304 // .. LOCK_KEY = 0X767B 11305 // .. ==> 0XF8000004[15:0] = 0x0000767BU 11306 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 11307 // .. 11308 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 11309 // .. FINISH: LOCK IT BACK 11310 // .. START: SRAM/NOR SET OPMODE 11311 // .. FINISH: SRAM/NOR SET OPMODE 11312 // .. START: UART REGISTERS 11313 // .. BDIV = 0x6 11314 // .. ==> 0XE0001034[7:0] = 0x00000006U 11315 // .. ==> MASK : 0x000000FFU VAL : 0x00000006U 11316 // .. 11317 EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U), 11318 // .. CD = 0x3e 11319 // .. ==> 0XE0001018[15:0] = 0x0000003EU 11320 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000003EU 11321 // .. 11322 EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU), 11323 // .. STPBRK = 0x0 11324 // .. ==> 0XE0001000[8:8] = 0x00000000U 11325 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11326 // .. STTBRK = 0x0 11327 // .. ==> 0XE0001000[7:7] = 0x00000000U 11328 // .. ==> MASK : 0x00000080U VAL : 0x00000000U 11329 // .. RSTTO = 0x0 11330 // .. ==> 0XE0001000[6:6] = 0x00000000U 11331 // .. ==> MASK : 0x00000040U VAL : 0x00000000U 11332 // .. TXDIS = 0x0 11333 // .. ==> 0XE0001000[5:5] = 0x00000000U 11334 // .. ==> MASK : 0x00000020U VAL : 0x00000000U 11335 // .. TXEN = 0x1 11336 // .. ==> 0XE0001000[4:4] = 0x00000001U 11337 // .. ==> MASK : 0x00000010U VAL : 0x00000010U 11338 // .. RXDIS = 0x0 11339 // .. ==> 0XE0001000[3:3] = 0x00000000U 11340 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 11341 // .. RXEN = 0x1 11342 // .. ==> 0XE0001000[2:2] = 0x00000001U 11343 // .. ==> MASK : 0x00000004U VAL : 0x00000004U 11344 // .. TXRES = 0x1 11345 // .. ==> 0XE0001000[1:1] = 0x00000001U 11346 // .. ==> MASK : 0x00000002U VAL : 0x00000002U 11347 // .. RXRES = 0x1 11348 // .. ==> 0XE0001000[0:0] = 0x00000001U 11349 // .. ==> MASK : 0x00000001U VAL : 0x00000001U 11350 // .. 11351 EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U), 11352 // .. IRMODE = 0x0 11353 // .. ==> 0XE0001004[11:11] = 0x00000000U 11354 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 11355 // .. UCLKEN = 0x0 11356 // .. ==> 0XE0001004[10:10] = 0x00000000U 11357 // .. ==> MASK : 0x00000400U VAL : 0x00000000U 11358 // .. CHMODE = 0x0 11359 // .. ==> 0XE0001004[9:8] = 0x00000000U 11360 // .. ==> MASK : 0x00000300U VAL : 0x00000000U 11361 // .. NBSTOP = 0x0 11362 // .. ==> 0XE0001004[7:6] = 0x00000000U 11363 // .. ==> MASK : 0x000000C0U VAL : 0x00000000U 11364 // .. PAR = 0x4 11365 // .. ==> 0XE0001004[5:3] = 0x00000004U 11366 // .. ==> MASK : 0x00000038U VAL : 0x00000020U 11367 // .. CHRL = 0x0 11368 // .. ==> 0XE0001004[2:1] = 0x00000000U 11369 // .. ==> MASK : 0x00000006U VAL : 0x00000000U 11370 // .. CLKS = 0x0 11371 // .. ==> 0XE0001004[0:0] = 0x00000000U 11372 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11373 // .. 11374 EMIT_MASKWRITE(0XE0001004, 0x00000FFFU ,0x00000020U), 11375 // .. FINISH: UART REGISTERS 11376 // .. START: QSPI REGISTERS 11377 // .. Holdb_dr = 1 11378 // .. ==> 0XE000D000[19:19] = 0x00000001U 11379 // .. ==> MASK : 0x00080000U VAL : 0x00080000U 11380 // .. 11381 EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U), 11382 // .. FINISH: QSPI REGISTERS 11383 // .. START: PL POWER ON RESET REGISTERS 11384 // .. PCFG_POR_CNT_4K = 0 11385 // .. ==> 0XF8007000[29:29] = 0x00000000U 11386 // .. ==> MASK : 0x20000000U VAL : 0x00000000U 11387 // .. 11388 EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U), 11389 // .. FINISH: PL POWER ON RESET REGISTERS 11390 // .. START: SMC TIMING CALCULATION REGISTER UPDATE 11391 // .. .. START: NAND SET CYCLE 11392 // .. .. Set_t0 = 0x5 11393 // .. .. ==> 0XE000E014[3:0] = 0x00000005U 11394 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000005U 11395 // .. .. Set_t1 = 0x5 11396 // .. .. ==> 0XE000E014[7:4] = 0x00000005U 11397 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000050U 11398 // .. .. Set_t2 = 0x2 11399 // .. .. ==> 0XE000E014[10:8] = 0x00000002U 11400 // .. .. ==> MASK : 0x00000700U VAL : 0x00000200U 11401 // .. .. Set_t3 = 0x3 11402 // .. .. ==> 0XE000E014[13:11] = 0x00000003U 11403 // .. .. ==> MASK : 0x00003800U VAL : 0x00001800U 11404 // .. .. Set_t4 = 0x1 11405 // .. .. ==> 0XE000E014[16:14] = 0x00000001U 11406 // .. .. ==> MASK : 0x0001C000U VAL : 0x00004000U 11407 // .. .. Set_t5 = 0x2 11408 // .. .. ==> 0XE000E014[19:17] = 0x00000002U 11409 // .. .. ==> MASK : 0x000E0000U VAL : 0x00040000U 11410 // .. .. Set_t6 = 0x2 11411 // .. .. ==> 0XE000E014[23:20] = 0x00000002U 11412 // .. .. ==> MASK : 0x00F00000U VAL : 0x00200000U 11413 // .. .. 11414 EMIT_MASKWRITE(0XE000E014, 0x00FFFFFFU ,0x00245A55U), 11415 // .. .. FINISH: NAND SET CYCLE 11416 // .. .. START: OPMODE 11417 // .. .. set_mw = 0x0 11418 // .. .. ==> 0XE000E018[1:0] = 0x00000000U 11419 // .. .. ==> MASK : 0x00000003U VAL : 0x00000000U 11420 // .. .. 11421 EMIT_MASKWRITE(0XE000E018, 0x00000003U ,0x00000000U), 11422 // .. .. FINISH: OPMODE 11423 // .. .. START: DIRECT COMMAND 11424 // .. .. chip_select = 0x4 11425 // .. .. ==> 0XE000E010[25:23] = 0x00000004U 11426 // .. .. ==> MASK : 0x03800000U VAL : 0x02000000U 11427 // .. .. cmd_type = 0x2 11428 // .. .. ==> 0XE000E010[22:21] = 0x00000002U 11429 // .. .. ==> MASK : 0x00600000U VAL : 0x00400000U 11430 // .. .. 11431 EMIT_MASKWRITE(0XE000E010, 0x03E00000U ,0x02400000U), 11432 // .. .. FINISH: DIRECT COMMAND 11433 // .. .. START: SRAM/NOR CS0 SET CYCLE 11434 // .. .. FINISH: SRAM/NOR CS0 SET CYCLE 11435 // .. .. START: DIRECT COMMAND 11436 // .. .. FINISH: DIRECT COMMAND 11437 // .. .. START: NOR CS0 BASE ADDRESS 11438 // .. .. FINISH: NOR CS0 BASE ADDRESS 11439 // .. .. START: SRAM/NOR CS1 SET CYCLE 11440 // .. .. FINISH: SRAM/NOR CS1 SET CYCLE 11441 // .. .. START: DIRECT COMMAND 11442 // .. .. FINISH: DIRECT COMMAND 11443 // .. .. START: NOR CS1 BASE ADDRESS 11444 // .. .. FINISH: NOR CS1 BASE ADDRESS 11445 // .. .. START: USB RESET 11446 // .. .. .. START: USB0 RESET 11447 // .. .. .. .. START: DIR MODE BANK 0 11448 // .. .. .. .. FINISH: DIR MODE BANK 0 11449 // .. .. .. .. START: DIR MODE BANK 1 11450 // .. .. .. .. FINISH: DIR MODE BANK 1 11451 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 11452 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 11453 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 11454 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 11455 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 11456 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 11457 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 11458 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 11459 // .. .. .. .. START: OUTPUT ENABLE BANK 0 11460 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 11461 // .. .. .. .. START: OUTPUT ENABLE BANK 1 11462 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 11463 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 11464 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 11465 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 11466 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 11467 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 11468 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 11469 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 11470 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 11471 // .. .. .. .. START: ADD 1 MS DELAY 11472 // .. .. .. .. 11473 EMIT_MASKDELAY(0XF8F00200, 1), 11474 // .. .. .. .. FINISH: ADD 1 MS DELAY 11475 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 11476 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 11477 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 11478 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 11479 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 11480 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 11481 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 11482 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 11483 // .. .. .. FINISH: USB0 RESET 11484 // .. .. .. START: USB1 RESET 11485 // .. .. .. .. START: DIR MODE BANK 0 11486 // .. .. .. .. FINISH: DIR MODE BANK 0 11487 // .. .. .. .. START: DIR MODE BANK 1 11488 // .. .. .. .. FINISH: DIR MODE BANK 1 11489 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 11490 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 11491 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 11492 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 11493 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 11494 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 11495 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 11496 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 11497 // .. .. .. .. START: OUTPUT ENABLE BANK 0 11498 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 11499 // .. .. .. .. START: OUTPUT ENABLE BANK 1 11500 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 11501 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 11502 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 11503 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 11504 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 11505 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 11506 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 11507 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 11508 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 11509 // .. .. .. .. START: ADD 1 MS DELAY 11510 // .. .. .. .. 11511 EMIT_MASKDELAY(0XF8F00200, 1), 11512 // .. .. .. .. FINISH: ADD 1 MS DELAY 11513 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 11514 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 11515 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 11516 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 11517 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 11518 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 11519 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 11520 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 11521 // .. .. .. FINISH: USB1 RESET 11522 // .. .. FINISH: USB RESET 11523 // .. .. START: ENET RESET 11524 // .. .. .. START: ENET0 RESET 11525 // .. .. .. .. START: DIR MODE BANK 0 11526 // .. .. .. .. FINISH: DIR MODE BANK 0 11527 // .. .. .. .. START: DIR MODE BANK 1 11528 // .. .. .. .. FINISH: DIR MODE BANK 1 11529 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 11530 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 11531 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 11532 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 11533 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 11534 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 11535 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 11536 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 11537 // .. .. .. .. START: OUTPUT ENABLE BANK 0 11538 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 11539 // .. .. .. .. START: OUTPUT ENABLE BANK 1 11540 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 11541 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 11542 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 11543 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 11544 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 11545 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 11546 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 11547 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 11548 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 11549 // .. .. .. .. START: ADD 1 MS DELAY 11550 // .. .. .. .. 11551 EMIT_MASKDELAY(0XF8F00200, 1), 11552 // .. .. .. .. FINISH: ADD 1 MS DELAY 11553 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 11554 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 11555 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 11556 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 11557 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 11558 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 11559 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 11560 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 11561 // .. .. .. FINISH: ENET0 RESET 11562 // .. .. .. START: ENET1 RESET 11563 // .. .. .. .. START: DIR MODE BANK 0 11564 // .. .. .. .. FINISH: DIR MODE BANK 0 11565 // .. .. .. .. START: DIR MODE BANK 1 11566 // .. .. .. .. FINISH: DIR MODE BANK 1 11567 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 11568 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 11569 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 11570 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 11571 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 11572 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 11573 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 11574 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 11575 // .. .. .. .. START: OUTPUT ENABLE BANK 0 11576 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 11577 // .. .. .. .. START: OUTPUT ENABLE BANK 1 11578 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 11579 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 11580 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 11581 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 11582 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 11583 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 11584 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 11585 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 11586 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 11587 // .. .. .. .. START: ADD 1 MS DELAY 11588 // .. .. .. .. 11589 EMIT_MASKDELAY(0XF8F00200, 1), 11590 // .. .. .. .. FINISH: ADD 1 MS DELAY 11591 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 11592 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 11593 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 11594 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 11595 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 11596 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 11597 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 11598 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 11599 // .. .. .. FINISH: ENET1 RESET 11600 // .. .. FINISH: ENET RESET 11601 // .. .. START: I2C RESET 11602 // .. .. .. START: I2C0 RESET 11603 // .. .. .. .. START: DIR MODE GPIO BANK0 11604 // .. .. .. .. FINISH: DIR MODE GPIO BANK0 11605 // .. .. .. .. START: DIR MODE GPIO BANK1 11606 // .. .. .. .. FINISH: DIR MODE GPIO BANK1 11607 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 11608 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 11609 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 11610 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 11611 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 11612 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 11613 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 11614 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 11615 // .. .. .. .. START: OUTPUT ENABLE 11616 // .. .. .. .. FINISH: OUTPUT ENABLE 11617 // .. .. .. .. START: OUTPUT ENABLE 11618 // .. .. .. .. FINISH: OUTPUT ENABLE 11619 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 11620 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 11621 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 11622 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 11623 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 11624 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 11625 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 11626 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 11627 // .. .. .. .. START: ADD 1 MS DELAY 11628 // .. .. .. .. 11629 EMIT_MASKDELAY(0XF8F00200, 1), 11630 // .. .. .. .. FINISH: ADD 1 MS DELAY 11631 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 11632 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 11633 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 11634 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 11635 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 11636 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 11637 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 11638 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 11639 // .. .. .. FINISH: I2C0 RESET 11640 // .. .. .. START: I2C1 RESET 11641 // .. .. .. .. START: DIR MODE GPIO BANK0 11642 // .. .. .. .. FINISH: DIR MODE GPIO BANK0 11643 // .. .. .. .. START: DIR MODE GPIO BANK1 11644 // .. .. .. .. FINISH: DIR MODE GPIO BANK1 11645 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 11646 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 11647 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 11648 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 11649 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 11650 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 11651 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 11652 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 11653 // .. .. .. .. START: OUTPUT ENABLE 11654 // .. .. .. .. FINISH: OUTPUT ENABLE 11655 // .. .. .. .. START: OUTPUT ENABLE 11656 // .. .. .. .. FINISH: OUTPUT ENABLE 11657 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] 11658 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] 11659 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] 11660 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] 11661 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] 11662 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] 11663 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] 11664 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] 11665 // .. .. .. .. START: ADD 1 MS DELAY 11666 // .. .. .. .. 11667 EMIT_MASKDELAY(0XF8F00200, 1), 11668 // .. .. .. .. FINISH: ADD 1 MS DELAY 11669 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 11670 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 11671 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] 11672 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] 11673 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] 11674 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] 11675 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] 11676 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] 11677 // .. .. .. FINISH: I2C1 RESET 11678 // .. .. FINISH: I2C RESET 11679 // .. .. START: NOR CHIP SELECT 11680 // .. .. .. START: DIR MODE BANK 0 11681 // .. .. .. FINISH: DIR MODE BANK 0 11682 // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] 11683 // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] 11684 // .. .. .. START: OUTPUT ENABLE BANK 0 11685 // .. .. .. FINISH: OUTPUT ENABLE BANK 0 11686 // .. .. FINISH: NOR CHIP SELECT 11687 // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE 11688 // FINISH: top 11689 // 11690 EMIT_EXIT(), 11691 11692 // 11693}; 11694 11695unsigned long ps7_post_config_1_0[] = { 11696 // START: top 11697 // .. START: SLCR SETTINGS 11698 // .. UNLOCK_KEY = 0XDF0D 11699 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU 11700 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU 11701 // .. 11702 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU), 11703 // .. FINISH: SLCR SETTINGS 11704 // .. START: ENABLING LEVEL SHIFTER 11705 // .. USER_INP_ICT_EN_0 = 3 11706 // .. ==> 0XF8000900[1:0] = 0x00000003U 11707 // .. ==> MASK : 0x00000003U VAL : 0x00000003U 11708 // .. USER_INP_ICT_EN_1 = 3 11709 // .. ==> 0XF8000900[3:2] = 0x00000003U 11710 // .. ==> MASK : 0x0000000CU VAL : 0x0000000CU 11711 // .. 11712 EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU), 11713 // .. FINISH: ENABLING LEVEL SHIFTER 11714 // .. START: FPGA RESETS TO 0 11715 // .. reserved_3 = 0 11716 // .. ==> 0XF8000240[31:25] = 0x00000000U 11717 // .. ==> MASK : 0xFE000000U VAL : 0x00000000U 11718 // .. FPGA_ACP_RST = 0 11719 // .. ==> 0XF8000240[24:24] = 0x00000000U 11720 // .. ==> MASK : 0x01000000U VAL : 0x00000000U 11721 // .. FPGA_AXDS3_RST = 0 11722 // .. ==> 0XF8000240[23:23] = 0x00000000U 11723 // .. ==> MASK : 0x00800000U VAL : 0x00000000U 11724 // .. FPGA_AXDS2_RST = 0 11725 // .. ==> 0XF8000240[22:22] = 0x00000000U 11726 // .. ==> MASK : 0x00400000U VAL : 0x00000000U 11727 // .. FPGA_AXDS1_RST = 0 11728 // .. ==> 0XF8000240[21:21] = 0x00000000U 11729 // .. ==> MASK : 0x00200000U VAL : 0x00000000U 11730 // .. FPGA_AXDS0_RST = 0 11731 // .. ==> 0XF8000240[20:20] = 0x00000000U 11732 // .. ==> MASK : 0x00100000U VAL : 0x00000000U 11733 // .. reserved_2 = 0 11734 // .. ==> 0XF8000240[19:18] = 0x00000000U 11735 // .. ==> MASK : 0x000C0000U VAL : 0x00000000U 11736 // .. FSSW1_FPGA_RST = 0 11737 // .. ==> 0XF8000240[17:17] = 0x00000000U 11738 // .. ==> MASK : 0x00020000U VAL : 0x00000000U 11739 // .. FSSW0_FPGA_RST = 0 11740 // .. ==> 0XF8000240[16:16] = 0x00000000U 11741 // .. ==> MASK : 0x00010000U VAL : 0x00000000U 11742 // .. reserved_1 = 0 11743 // .. ==> 0XF8000240[15:14] = 0x00000000U 11744 // .. ==> MASK : 0x0000C000U VAL : 0x00000000U 11745 // .. FPGA_FMSW1_RST = 0 11746 // .. ==> 0XF8000240[13:13] = 0x00000000U 11747 // .. ==> MASK : 0x00002000U VAL : 0x00000000U 11748 // .. FPGA_FMSW0_RST = 0 11749 // .. ==> 0XF8000240[12:12] = 0x00000000U 11750 // .. ==> MASK : 0x00001000U VAL : 0x00000000U 11751 // .. FPGA_DMA3_RST = 0 11752 // .. ==> 0XF8000240[11:11] = 0x00000000U 11753 // .. ==> MASK : 0x00000800U VAL : 0x00000000U 11754 // .. FPGA_DMA2_RST = 0 11755 // .. ==> 0XF8000240[10:10] = 0x00000000U 11756 // .. ==> MASK : 0x00000400U VAL : 0x00000000U 11757 // .. FPGA_DMA1_RST = 0 11758 // .. ==> 0XF8000240[9:9] = 0x00000000U 11759 // .. ==> MASK : 0x00000200U VAL : 0x00000000U 11760 // .. FPGA_DMA0_RST = 0 11761 // .. ==> 0XF8000240[8:8] = 0x00000000U 11762 // .. ==> MASK : 0x00000100U VAL : 0x00000000U 11763 // .. reserved = 0 11764 // .. ==> 0XF8000240[7:4] = 0x00000000U 11765 // .. ==> MASK : 0x000000F0U VAL : 0x00000000U 11766 // .. FPGA3_OUT_RST = 0 11767 // .. ==> 0XF8000240[3:3] = 0x00000000U 11768 // .. ==> MASK : 0x00000008U VAL : 0x00000000U 11769 // .. FPGA2_OUT_RST = 0 11770 // .. ==> 0XF8000240[2:2] = 0x00000000U 11771 // .. ==> MASK : 0x00000004U VAL : 0x00000000U 11772 // .. FPGA1_OUT_RST = 0 11773 // .. ==> 0XF8000240[1:1] = 0x00000000U 11774 // .. ==> MASK : 0x00000002U VAL : 0x00000000U 11775 // .. FPGA0_OUT_RST = 0 11776 // .. ==> 0XF8000240[0:0] = 0x00000000U 11777 // .. ==> MASK : 0x00000001U VAL : 0x00000000U 11778 // .. 11779 EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U), 11780 // .. FINISH: FPGA RESETS TO 0 11781 // .. START: AFI REGISTERS 11782 // .. .. START: AFI0 REGISTERS 11783 // .. .. FINISH: AFI0 REGISTERS 11784 // .. .. START: AFI1 REGISTERS 11785 // .. .. FINISH: AFI1 REGISTERS 11786 // .. .. START: AFI2 REGISTERS 11787 // .. .. FINISH: AFI2 REGISTERS 11788 // .. .. START: AFI3 REGISTERS 11789 // .. .. FINISH: AFI3 REGISTERS 11790 // .. FINISH: AFI REGISTERS 11791 // .. START: LOCK IT BACK 11792 // .. LOCK_KEY = 0X767B 11793 // .. ==> 0XF8000004[15:0] = 0x0000767BU 11794 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU 11795 // .. 11796 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU), 11797 // .. FINISH: LOCK IT BACK 11798 // FINISH: top 11799 // 11800 EMIT_EXIT(), 11801 11802 // 11803}; 11804 11805unsigned long ps7_debug_1_0[] = { 11806 // START: top 11807 // .. START: CROSS TRIGGER CONFIGURATIONS 11808 // .. .. START: UNLOCKING CTI REGISTERS 11809 // .. .. KEY = 0XC5ACCE55 11810 // .. .. ==> 0XF8898FB0[31:0] = 0xC5ACCE55U 11811 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U 11812 // .. .. 11813 EMIT_MASKWRITE(0XF8898FB0, 0xFFFFFFFFU ,0xC5ACCE55U), 11814 // .. .. KEY = 0XC5ACCE55 11815 // .. .. ==> 0XF8899FB0[31:0] = 0xC5ACCE55U 11816 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U 11817 // .. .. 11818 EMIT_MASKWRITE(0XF8899FB0, 0xFFFFFFFFU ,0xC5ACCE55U), 11819 // .. .. KEY = 0XC5ACCE55 11820 // .. .. ==> 0XF8809FB0[31:0] = 0xC5ACCE55U 11821 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U 11822 // .. .. 11823 EMIT_MASKWRITE(0XF8809FB0, 0xFFFFFFFFU ,0xC5ACCE55U), 11824 // .. .. FINISH: UNLOCKING CTI REGISTERS 11825 // .. .. START: ENABLING CTI MODULES AND CHANNELS 11826 // .. .. FINISH: ENABLING CTI MODULES AND CHANNELS 11827 // .. .. START: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS 11828 // .. .. FINISH: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS 11829 // .. FINISH: CROSS TRIGGER CONFIGURATIONS 11830 // FINISH: top 11831 // 11832 EMIT_EXIT(), 11833 11834 // 11835}; 11836 11837 11838#include "xil_io.h" 11839#define PS7_MASK_POLL_TIME 100000000 11840 11841char* 11842getPS7MessageInfo(unsigned key) { 11843 11844 char* err_msg = ""; 11845 switch (key) { 11846 case PS7_INIT_SUCCESS: err_msg = "PS7 initialization successful"; break; 11847 case PS7_INIT_CORRUPT: err_msg = "PS7 init Data Corrupted"; break; 11848 case PS7_INIT_TIMEOUT: err_msg = "PS7 init mask poll timeout"; break; 11849 case PS7_POLL_FAILED_DDR_INIT: err_msg = "Mask Poll failed for DDR Init"; break; 11850 case PS7_POLL_FAILED_DMA: err_msg = "Mask Poll failed for PLL Init"; break; 11851 case PS7_POLL_FAILED_PLL: err_msg = "Mask Poll failed for DMA done bit"; break; 11852 default: err_msg = "Undefined error status"; break; 11853 } 11854 11855 return err_msg; 11856} 11857 11858unsigned long 11859ps7GetSiliconVersion () { 11860 // Read PS version from MCTRL register [31:28] 11861 unsigned long mask = 0xF0000000; 11862 unsigned long *addr = (unsigned long*) 0XF8007080; 11863 unsigned long ps_version = (*addr & mask) >> 28; 11864 return ps_version; 11865} 11866 11867void mask_write (unsigned long add , unsigned long mask, unsigned long val ) { 11868 volatile unsigned long *addr = (volatile unsigned long*) add; 11869 *addr = ( val & mask ) | ( *addr & ~mask); 11870 //xil_printf("MaskWrite : 0x%x--> 0x%x \n \r" ,add, *addr); 11871} 11872 11873 11874int mask_poll(unsigned long add , unsigned long mask ) { 11875 volatile unsigned long *addr = (volatile unsigned long*) add; 11876 int i = 0; 11877 while (!(*addr & mask)) { 11878 if (i == PS7_MASK_POLL_TIME) { 11879 return -1; 11880 } 11881 i++; 11882 } 11883 return 1; 11884 //xil_printf("MaskPoll : 0x%x --> 0x%x \n \r" , add, *addr); 11885} 11886 11887unsigned long mask_read(unsigned long add , unsigned long mask ) { 11888 volatile unsigned long *addr = (volatile unsigned long*) add; 11889 unsigned long val = (*addr & mask); 11890 //xil_printf("MaskRead : 0x%x --> 0x%x \n \r" , add, val); 11891 return val; 11892} 11893 11894 11895 11896int 11897ps7_config(unsigned long * ps7_config_init) 11898{ 11899 unsigned long *ptr = ps7_config_init; 11900 11901 unsigned long opcode; // current instruction .. 11902 unsigned long args[16]; // no opcode has so many args ... 11903 int numargs; // number of arguments of this instruction 11904 int j; // general purpose index 11905 11906 volatile unsigned long *addr; // some variable to make code readable 11907 unsigned long val,mask; // some variable to make code readable 11908 11909 int finish = -1 ; // loop while this is negative ! 11910 int i = 0; // Timeout variable 11911 11912 while( finish < 0 ) { 11913 numargs = ptr[0] & 0xF; 11914 opcode = ptr[0] >> 4; 11915 11916 for( j = 0 ; j < numargs ; j ++ ) 11917 args[j] = ptr[j+1]; 11918 ptr += numargs + 1; 11919 11920 11921 switch ( opcode ) { 11922 11923 case OPCODE_EXIT: 11924 finish = PS7_INIT_SUCCESS; 11925 break; 11926 11927 case OPCODE_CLEAR: 11928 addr = (unsigned long*) args[0]; 11929 *addr = 0; 11930 break; 11931 11932 case OPCODE_WRITE: 11933 addr = (unsigned long*) args[0]; 11934 val = args[1]; 11935 *addr = val; 11936 break; 11937 11938 case OPCODE_MASKWRITE: 11939 addr = (unsigned long*) args[0]; 11940 mask = args[1]; 11941 val = args[2]; 11942 *addr = ( val & mask ) | ( *addr & ~mask); 11943 break; 11944 11945 case OPCODE_MASKPOLL: 11946 addr = (unsigned long*) args[0]; 11947 mask = args[1]; 11948 i = 0; 11949 while (!(*addr & mask)) { 11950 if (i == PS7_MASK_POLL_TIME) { 11951 finish = PS7_INIT_TIMEOUT; 11952 break; 11953 } 11954 i++; 11955 } 11956 break; 11957 case OPCODE_MASKDELAY: 11958 addr = (unsigned long*) args[0]; 11959 mask = args[1]; 11960 int delay = get_number_of_cycles_for_delay(mask); 11961 perf_reset_and_start_timer(); 11962 while ((*addr < delay)) { 11963 } 11964 break; 11965 default: 11966 finish = PS7_INIT_CORRUPT; 11967 break; 11968 } 11969 } 11970 return finish; 11971} 11972 11973unsigned long *ps7_mio_init_data = ps7_mio_init_data_3_0; 11974unsigned long *ps7_pll_init_data = ps7_pll_init_data_3_0; 11975unsigned long *ps7_clock_init_data = ps7_clock_init_data_3_0; 11976unsigned long *ps7_ddr_init_data = ps7_ddr_init_data_3_0; 11977unsigned long *ps7_peripherals_init_data = ps7_peripherals_init_data_3_0; 11978 11979int 11980ps7_post_config() 11981{ 11982 // Get the PS_VERSION on run time 11983 unsigned long si_ver = ps7GetSiliconVersion (); 11984 int ret = -1; 11985 if (si_ver == PCW_SILICON_VERSION_1) { 11986 ret = ps7_config (ps7_post_config_1_0); 11987 if (ret != PS7_INIT_SUCCESS) return ret; 11988 } else if (si_ver == PCW_SILICON_VERSION_2) { 11989 ret = ps7_config (ps7_post_config_2_0); 11990 if (ret != PS7_INIT_SUCCESS) return ret; 11991 } else { 11992 ret = ps7_config (ps7_post_config_3_0); 11993 if (ret != PS7_INIT_SUCCESS) return ret; 11994 } 11995 return PS7_INIT_SUCCESS; 11996} 11997 11998int 11999ps7_debug() 12000{
12001 // Get the PS_VERSION on run time 12002 unsigned long si_ver = ps7GetSiliconVersion (); 12003 int ret = -1; 12004 if (si_ver == PCW_SILICON_VERSION_1) { 12005 ret = ps7_config (ps7_debug_1_0); 12006 if (ret != PS7_INIT_SUCCESS) return ret; 12007 } else if (si_ver == PCW_SILICON_VERSION_2) { 12008 ret = ps7_config (ps7_debug_2_0); 12009 if (ret != PS7_INIT_SUCCESS) return ret; 12010 } else { 12011 ret = ps7_config (ps7_debug_3_0); 12012 if (ret != PS7_INIT_SUCCESS) return ret; 12013 } 12014 return PS7_INIT_SUCCESS; 12015} 12016 12017int 12018ps7_init() 12019{ 12020 // Get the PS_VERSION on run time 12021 unsigned long si_ver = ps7GetSiliconVersion (); 12022 int ret; 12023 //int pcw_ver = 0; 12024 12025 if (si_ver == PCW_SILICON_VERSION_1) { 12026 ps7_mio_init_data = ps7_mio_init_data_1_0; 12027 ps7_pll_init_data = ps7_pll_init_data_1_0; 12028 ps7_clock_init_data = ps7_clock_init_data_1_0; 12029 ps7_ddr_init_data = ps7_ddr_init_data_1_0; 12030 ps7_peripherals_init_data = ps7_peripherals_init_data_1_0; 12031 //pcw_ver = 1; 12032 12033 } else if (si_ver == PCW_SILICON_VERSION_2) { 12034 ps7_mio_init_data = ps7_mio_init_data_2_0; 12035 ps7_pll_init_data = ps7_pll_init_data_2_0; 12036 ps7_clock_init_data = ps7_clock_init_data_2_0; 12037 ps7_ddr_init_data = ps7_ddr_init_data_2_0; 12038 ps7_peripherals_init_data = ps7_peripherals_init_data_2_0; 12039 //pcw_ver = 2; 12040 12041 } else { 12042 ps7_mio_init_data = ps7_mio_init_data_3_0; 12043 ps7_pll_init_data = ps7_pll_init_data_3_0; 12044 ps7_clock_init_data = ps7_clock_init_data_3_0; 12045 ps7_ddr_init_data = ps7_ddr_init_data_3_0; 12046 ps7_peripherals_init_data = ps7_peripherals_init_data_3_0; 12047 //pcw_ver = 3; 12048 } 12049 12050 // MIO init 12051 ret = ps7_config (ps7_mio_init_data); 12052 if (ret != PS7_INIT_SUCCESS) return ret; 12053 12054 // PLL init 12055 ret = ps7_config (ps7_pll_init_data); 12056 if (ret != PS7_INIT_SUCCESS) return ret; 12057 12058 // Clock init 12059 ret = ps7_config (ps7_clock_init_data); 12060 if (ret != PS7_INIT_SUCCESS) return ret; 12061 12062 // DDR init 12063 ret = ps7_config (ps7_ddr_init_data); 12064 if (ret != PS7_INIT_SUCCESS) return ret; 12065 12066 12067 12068 // Peripherals init 12069 ret = ps7_config (ps7_peripherals_init_data); 12070 if (ret != PS7_INIT_SUCCESS) return ret; 12071 //xil_printf ("\n PCW Silicon Version : %d.0", pcw_ver); 12072 return PS7_INIT_SUCCESS; 12073} 12074 12075 12076 12077 12078/* For delay calculation using global timer */ 12079 12080/* start timer */ 12081 void perf_start_clock(void) 12082{ 12083 *(volatile unsigned int*)SCU_GLOBAL_TIMER_CONTROL = ((1 << 0) | // Timer Enable 12084 (1 << 3) | // Auto-increment 12085 (0 << 8) // Pre-scale 12086 ); 12087} 12088 12089/* stop timer and reset timer count regs */ 12090 void perf_reset_clock(void) 12091{ 12092 perf_disable_clock(); 12093 *(volatile unsigned int*)SCU_GLOBAL_TIMER_COUNT_L32 = 0; 12094 *(volatile unsigned int*)SCU_GLOBAL_TIMER_COUNT_U32 = 0; 12095} 12096 12097/* Compute mask for given delay in miliseconds*/ 12098int get_number_of_cycles_for_delay(unsigned int delay) 12099{ 12100 // GTC is always clocked at 1/2 of the CPU frequency (CPU_3x2x) 12101 return (APU_FREQ*delay/(2*1000)); 12102 12103} 12104 12105/* stop timer */ 12106 void perf_disable_clock(void) 12107{ 12108 *(volatile unsigned int*)SCU_GLOBAL_TIMER_CONTROL = 0; 12109} 12110 12111void perf_reset_and_start_timer() 12112{ 12113 perf_reset_clock(); 12114 perf_start_clock(); 12115} 12116 12117 12118 12119 12120